verilog 相关问题

Verilog 代码在模拟中为信号获取 X

我是verilog新手，我有两个Verilog模块和一个main.v模块，它是一个topmodule，我想用vivado xilinx来模拟它。这是我的主要模块。当我尝试模拟它时，我得到 X v...

是什么导致了“我放弃的语法错误”。在这个verilog文件中？

我刚刚开始使用 Verilog，我正在尝试创建一个 32 位和模块，但我不明白为什么这段代码会给我一个语法错误，并且没有任何有用的错误消息 模块 and2(out, ...

无法通过有限状态机 (FSM) 使用有线连接来正确连接模块

我的项目本质上是一个歌曲播放器，它实际上并不输出声音，而是使用标志按照指定的时序在 Basys 3 FPGA 7 段显示器上输出音符（即 A、G、D、B）...

第49行：综合时不支持多个单边下的赋值

我尝试更改各种不同的问题，例如开始-结束语句，但似乎没有任何效果。我还尝试将 reg [3:0] 更改为 [7:0] 因为我也收到了一些警告 我……

Verilog 乘法器和除法器中加法器模块的不同实现之间的行为差异

我的 Verilog 代码遇到了一个涉及乘法器和除法器的令人费解的问题。我已经使用并行加法器组件实现了这两个模块，但我得到了不同的结果，具体取决于...

可参数化/通用 Verilog 函数

我需要将大型（可综合）VHDL-93 代码库移植到 Verilog-2005。 我对 VHDL 非常熟悉，但对 Verilog 还很陌生。 很多事情在两种语言之间都有清晰的映射，但我完全...

Matlab 中一个奇怪的 CRC（循环冗余校验）算法

我正在尝试了解 CRC（循环冗余校验）算法，但在识别特定 CRC 实现中使用的多项式时遇到困难。 函数[输出数据]=ASK_AddCRC(输入...

Verilog HDL 支持 $clog2 任务吗？

当我在程序中使用它时，生成了错误（不支持$clog2）。但我看到我们的 StackOverflowers 在他们的程序中使用 $clog2 任务。请告诉我如何使用它。

如何修复 Xilinx Vivado 中的 [常见 17-1293] 错误？

我尝试在 Xilinx Vivado 中运行一些简单的行为模拟，但随后出现错误 - [Common 17-1293] 路径“D:/Deepan/Text Books/internship/test/test.cache/wt”已经存在，是一个

为什么quartus中“设置为顶级实体”是灰色的？

我是使用 System Verilog 进行硬件设计的新手，所以我正在尝试编译一个非常非常简单的文件：D Flip Flop。 它由以下代码组成（取自https://www.chipverify.com/verilog/

从寄存器的状态分配 Verilog 输出状态：

我是 Verilog 新手，在 vivado 编程 basys3 板时不断收到此错误：Vivado 错误 这是我的 Verilog 代码，它是一个简单的状态机，可以在每个时钟周期更改状态。下面...

尝试模拟计数器时出现“非法输出或输入端口”错误

我是verilog HDL新手，数字电路零经验。 我从互联网上学到了一两件事，现在我正在尝试写 计数器脚本的测试台脚本。我已经得到...

用一个位及其补码分配给两条不同的线会产生相同的值

我目前正在使用 Verilog 为流水线处理器创建一个控制单元。我正在使用电线进行组合分配。由于我只有有限的指示来支持，我决定......

如何在Verilog中将有符号二进制转换为整数？

我正在尝试将带符号的二进制数转换为verilog中的整数以进行综合显示，我有几个问题。下面是我的代码， …… if(acc[i][j]>10) //acc 是一个 2d

我需要在有符号定点乘法器中提取哪些位？

我需要在 Verilog 中设计一个定点乘法器，它采用 16 个 bif，格式为 1 个符号位、6 个整数位和 7 个小数位。我只是不知道要提取哪些位来确保......

在 Verilog 中向下舍入有符号定点数的绝对值

上下文 你好，我正在用 Verilog 构建 R2MDC-FFT 引擎。 目前，引擎输出表现出舍入误差（它在一些提供的测试用例中略有失败），并且我

参数未声明错误。未找到参数文件。在 vivado 2022.1

当我运行行为模拟时，我在 vivado 2022.1 中收到此错误消息： 错误：[VRFC 10-2989] 未声明“管道”[F:/githubccsds/ccsds123-master/ccsds123-master/project/proj...

如何编写库文件

我正在尝试学习用yosys进行合成。我现在正在使用verilog。 我知道我们需要它的库文件，并且我已经为其编写了一个 .v 文件。如何将其转换为 .lib 文件？在其他...

使用 SymbiYosys 对状态机进行形式验证未给出预期结果

我正在尝试使用 SymbiYosys 验证用 verilog 编写的非常简单的状态机。它失败了，我无法弄清楚我做错了什么，并且需要一些帮助来解决它。 ...

Verilog HDL 快速排序错误：在终止条件中必须仅使用常量表达式

我正在尝试在 Quartus II 中运行此 Verilog 代码，但由于 for 它不起作用。 模块 verilog_qs( 输入线时钟， 输入线 [10:0] in1, in2, in3, in4, in5, in6, in7, in8, in9, in...