Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
我正在尝试用verilog编写一些代码，但由于某种原因，当我打印出来时，我输入的值发生了变化 这是我的代码 模块测试； reg [3:0] A; reg [3:0] B; 最初的 开始 $监视器(&...
我正在尝试实现一个数组右移器。 它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在
我进行了搜索以了解verilog中的行为代码和数据流代码之间的区别。最后我找不到很好的例子，到处都在讲述他们所做的事情。 例如...
错误：“赋值语句左值中的语法。”尝试在always块中分配reg时
我正在尝试对电路进行建模。这是我正在尝试构建的电路的代码。我在always块内，特别是在cases内收到错误。我正在尝试将 reg NextState 分配给
我对 Verilog 相当陌生，我正在努力熟悉它。 我正在 Verilog 中构建 ALU，当我尝试将操作中的值分配给 ALU_result reg 时，我收到列出的错误...
如何将 5 位数字从纹波进位加法器/减法器输出到 5 位解码器以解决 Verilog 中的溢出问题？
我正在开发一个项目，该项目将采用 0-9 之间的两个 4 位数字并对它们进行加/减操作以显示在七段显示器中。这是我正在尝试创建的内容的总体想法 我的...
vivado 综合过程中“case item is unreachable”
`时间尺度1ns/1ps 模块液晶控制（ 输入时钟， 输入复位， 输入产品1， 输入产品2， 输入产品3， 输入产品4， 输入disp_up， 输入disp_down， 输入配置...
我想检测包络形式的峰值，但此代码无法正常工作。有什么问题吗？
这段峰值检测代码有什么问题？我希望每个峰值都有一个触发器。该块的输入是包络形式信号。 模块峰值( 输入时钟， 输入
在 SystemVerilog 中我写道： 模块 mult32x32_arith ( 输入逻辑 clk, // 时钟 输入逻辑复位，//复位 输出逻辑 [63:0] 乘积 // 乘法乘积 ）； ...
我想以适当的8位Qn.m格式编写这个（-0.67） 我怎样才能做到这一点？ 通常我们有-1.67 可以表示为 整数部分 2 位，小数部分 4 位 乙...
我正在尝试在 Verilog 中创建状态机，但收到错误： 错误：reg状态；不能由原语或连续赋值驱动。 错误：mealy_machine 的端口 6（状态）为
我正在尝试在 Verilog 中创建状态机，但收到错误： 错误：reg状态；不能由原语或连续赋值驱动。 错误：mealy_machine 的端口 6（状态）为
我需要做一份延迟声明，延迟的数量随时间而变化，可能会增加或减少。当模拟时间等于某个变量时，我需要一个声明......
Vivado 使用 Verilog 时出错。实施错误 - IO 放置不可行
实现错误 - [Place 30-58] IO 布局不可行。 嗨，我一直在努力完成这项我一直在工作的任务，因为我不知道如何通过这个实施......
我是 Verilog 新手，正在迈出 FPGA“编程”的第一步。 我有一个类似于以下的参数化模块定义： 模块 foobar #( 参数位 = 4 ) (...); 重新...
我无法理解生成块内的模块是如何实例化的。 我正在尝试实现一个检测 1010 的序列检测器。为此，我正在尝试使用 2 D 触发器。一个...
我无法理解生成块内的模块是如何实例化的。 我是 Verilog 新手，正在尝试实现一个检测 1010 的序列检测器。为此，我正在尝试...
我有一个测试平台模块，如下所示： `时间刻度 1ns / 1ps 模块RandomDelay_tb； 寄存器t_clk=1； reg t_rst_n=1; reg t_input_signal = 1; 连线 t_out_signal； MyModle r1(t_clk,t_rs...
我有一个测试台模块，如下所示： `时间刻度 1ns / 1ps 模块RandomDelay_tb； 寄存器t_clk=1； reg t_rst_n=1; reg t_input_signal = 1; 连线 t_out_signal； MyModle r1(t_clk,t_...
我有一个干涉仪波，想要纠正它，我的abs_value代码无法正常工作。 这段代码有什么问题？ ``时间尺度 1ns / 1ps 模块绝对值（ 输入时钟， 输出...