verilog 相关问题

模块mealy(输入x_in,rst_n,clk,输出reg y_out); 参数 s0 = 2'b00, s1 = 2'b01 , s2 = 2'b10; reg [1:0] p_state,n_state; 总是@(posege clk,negedge rst_n)开始 if(!rst_n) p_state <...

verilog state-machine

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4x4 乘法器的输出错误

模块 fa( 输入a,b,cin, 输出 reg s,cout ）；总是@(*)开始 s = a^b^cin; 输出 = (a & b) | (b & cin) | (cin & a); 结尾终端模块模块乘法器（输入[3:0] a,b, 输出...

verilog

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尝试使用 Verilog 设计移位加法器，但我无法修复此错误

我正在使用 Verilog 实现 4 位移位加法器，并且遇到以下代码的问题： //移位寄存器存储要相加的两个输入a和b 模块移位（y，d，clk）；输入...

verilog iverilog

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4位寄存器始终显示输出0

模块寄存器（输入[7:0] inp，输入load,clk,clr，输出reg [7:0] out）；总是@（posege clk或posege clr）开始如果（清除）出<= 8'b00000000; else if(load) out<= ...

verilog system-verilog test-bench

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$fscanf 函数无法与 CSV 字符串输入正常工作

我正在尝试使用 $fscanf 函数读取 SystemVerilog 中的 CSV 文件。这是csv文件的格式 REG_1,0xab4556 REG_2,0x124d 等等... 我必须扫描这些值并分配它们...

csv verilog system-verilog

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扫描功能在系统verilog中无法正常工作

我正在尝试使用 fscanf 函数读取系统 verilog 中的 csv 文件。这是csv文件的格式 REG_1,0xab4556 REG_2,0x124d 等等... 我必须扫描这些值并将它们分配给

csv scanf verilog system-verilog

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always_comb 构造并不推断纯粹的组合逻辑

我有这个 FSM，可以控制我正在构建的游戏中的不同事件（在 Quartus Prime Lite Edition 17.0 中）。当我尝试编译它时，出现以下错误：错误（10166）：SystemVerilog RTL 编码错误...

compilation verilog system-verilog quartus

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为什么这会模拟延迟为 2 的连续分配，就像延迟为 3 一样

我有这个系统verilog代码，它为一些带有延迟的简单操作和一个带有时钟的简单测试平台进行连续分配。 `时间尺度1ns/1ps 模块延迟（输入逻辑a、b）；我...

verilog system-verilog

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为255线总线生成随机值

我想验证 255 线总线从源到目的地的连接性（使用 System verilog）。为此，希望在源总线上驱动随机值并确保相应的随机值

verilog system-verilog verification

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Vivado 中的综合错误：[Synth 8-3380] 循环条件在 2000 次迭代后未收敛

模块 Delay_Module ( 输入线时钟，输入线[3:0] data_in，输入线[7:0]delay_cycles，输出寄存器 [3:0] 输出数据）； reg[4:0]计数器=0； reg[3:0]内存[0:47]；整数...

verilog vivado synthesis

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