verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

Verilog - 负数除法

模块测试； reg [3:0]a；最初的开始 a = -4'b1100 / 6; $显示(a); 结尾终端模块为什么输出是8？我在 EDA 游乐场中尝试了这段代码并且......

verilog

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如何对相同的值/变量执行按位“或”运算？

我试图理解同一变量本身发生的按位运算。假设我有 2 个变量 x，它是 4 位 reg 类型，如果我写 w_out<=(|x); you can take value of x...

bit-manipulation verilog bitwise-operators bitwise-and bitwise-or

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如何在Verilog/SystemVerilog中声明全局可变大小和可变值的参数/局部参数一维数组？

我想在模块内声明一个名为 WEIGHT 的参数数组。然而，数组的大小及其值取决于称为 NFFT 的模块的参数。这是一个代码片段...

verilog system-verilog

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如何向bram写入数据以及从bram读取数据？

我试图了解在某些控制情况下BRAM存储器中的写入和读取是如何发生的。请告诉我我的代码中是否存在任何概念错误：模块 bram_dual(wrt...

verilog system-verilog fpga ram xilinx

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如何向bram写入数据以及从bram读取数据？

我只是想了解在某种控制情况下，布拉姆记忆中的写作和阅读是如何发生的。请观察我的代码并告诉我是否有任何概念错误......

memory verilog fpga ram xilinx

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双分号终止的效果

我们有一组代码，其中 SystemVerilog 中的一行以双分号与单分号终止。关于 HDL 中额外分号的影响存在一些争论。什...

verilog system-verilog

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systemverilog 中双分号终止的效果

我们有一组代码，其中 systemverilog 中的一行以双分号与单分号终止。关于 HDL 中额外分号的影响存在一些争论。 W...

verilog system-verilog

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如何检测verilog中的溢出？

所以我的目标是在添加两个 64 位变量 A 和 B 时检测溢出。我尝试了一些方法但没有成功。起初我是这样做的： if ((A[63])== B[63]==1) 溢出=1； ...

verilog

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取一个 10 个元素的数组并分配在整个数组中不应重复的值

案例一。通过使用 $urandomrange。案例二.不应使用 $randomrange 注意：取范围等于数组大小或大于数组大小。并且所有元素都有唯一的值使用 $

verilog modelsim

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UVM 环境中的意外队列随机化

这是我的代码 -> eda Playground 当下面的代码激活时，当“monitor”将值发送为 anlaysis_port 时，uvm_scoreboard 中的类“trasn packet queue”会发生更改。我只是给...

oop verilog system-verilog uvm

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错误：无法解析对对象的引用

我正在尝试为名为 Processor 的模块编写一个测试平台测试台中的这一行用于实例化我的处理器仅将时钟和复位作为输入 //处理器模块的实例化处理...

verilog quartus test-bench

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Verilog 的带有字符串数组的 Foreach 循环

我希望代码与以下内容相同：地址=`TX_B+'h00; 地址=`TX_B+'h04; 地址=`TX_B+'h08; 地址=`TX_B+'h0C; 地址=`TX_B+'h10; 通过使用 foreach （或其他达到相同效果的方法）但行不通，...

verilog system-verilog

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我的函数 $readmemh 有问题

我的 $readmemh 函数有问题。仅当我写入文件的完整路径时它才起作用，但是当我写入文件的名称时，它不起作用。不写怎么解决这个问题...

verilog system-verilog

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我在 $readmemh 函数中的 verilog 代码中遇到问题

我的函数 $readmemh 有问题仅当我写入文件的完整路径时它才起作用，但是当我写入文件的名称时它不起作用。如何解决这个问题而不写...

verilog

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存储VCD文件的数据结构

我想写一个可以解析VCD（Value Change Dump）文件的软件。我正在尝试使用C++进行文件I/O操作，逐行读取VCD文件，并处理字符串。什么数据结构...

data-structures verilog vcd

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FPGA 上的奇数检测器

实现一个电路，当 8 个滑动开关中的奇数个设置为“1”时，该电路会点亮 LED。这是我正在尝试的项目。在不使用 libr 的情况下，我想到的只有一种解决方案...

verilog fpga

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将奇偶校验从使用一元 XOR 转换为“for”循环

以下代码获取输入 A 的偶校验（即，如果 A 包含 0 个 1 或偶数个 1，则奇偶校验 = 1） reg [7:0] A; 线路奇偶校验；分配奇偶校验 = ~^A; 我将如何使用 for loo...

for-loop verilog parity

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verilog 中的奇偶校验器仅计算一次结果

我正在尝试编写代码来检查 Verilog 中的偶/奇奇偶校验。 `时间刻度 1ns / 1ps 模块奇偶校验器（输入[7:0]比特，输出寄存器）；整数计数 = 0；整数 i = 0；最初的开始...

verilog hdl

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Vivado verilog 1 LUT 单元形成组合循环

在进行比特流处理时，我遇到了大约 100 个与组合循环相关的错误。导致这些错误的信号是 addr_121f、addr_store_1_f 和 addr_store_2_f。我很难理解...

verilog hdl vivado soc

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为什么在综合过程中会出现Inferred Latch错误？

我想我已经写了 switch 和 if 的所有情况，但我不明白为什么在综合过程中会出现以下消息。在此输入图像描述该模块执行

verilog fpga xilinx hdl vivado

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