verilog 相关问题

在时钟门中使用System Verilog $past

p1：断言属性 (@(posege clk) ($past(b, 2, c)) === 0); 当我在 VCS 中运行断言时，它在 13 秒、15 秒、17 秒时失败...... 我不知道为什么它在13秒时失败了。 在 11 秒内，$past(b, 2, c) 为 0（在 7 秒采样） ...

为什么我不关心 IIR 滤波器的输出

模块 IIR_filter(xn, clk, rst_n, yn); 输入有符号[3:0]xn； 输入时钟，rst_n； 输出 reg 有符号 [3:0]yn； reg 签名 [3:0]y_1,y_2,x_1,x_2,x_3; 总是@(*)开始 yn = xn - (x_1) + (x_...

有人可以解释一下 4 位 CLA 加法器的代码序列是如何工作的吗？

这是我为实验室作业编写的代码，其中包括使用模块创建 4 位 CLA 加法器： 模块实验室（A、B、Ci、S、Co、PG、GG）； 输入[3:0]A,B； 输入Ci； 输出[3:0]S； 输出 Co,PG,GG； ...

当我在 Modelsim 中模拟计数器时，输出未定义

我已经在 Quartus 中制作了计数器作为原理图文件。然后从该方案生成 Verilog 设计文件。我能够在 Modelsim 中配置和运行仿真，但计数器 (Q0..Q3) 的输出始终...

在Modelsim中模拟计数器

我已经在 Quartus 中制作了计数器作为原理图文件。然后从该方案生成 Verilog 设计文件。我能够在 Modelsim 中配置和运行仿真，但计数器 (Q0..Q3) 的输出始终...

如何检测一键按下？

我有一个在 nexys4 上运行的秒表电路，我可以通过启动、停止和重置按钮来控制它。因此，如果我单击开始，计数器就会开始计数，直到停止或重置为止。我正在努力...

使用宏会出错，但显式放入宏文本确实有效

我正在使用开源的pulp_platform_common_cells，它已为Xilinx FPGA 实现，我想对其进行转换，以便它也可以在Quartus 中运行。在 Vivado 中，该项目综合得很好，但在

当Verilog的always块的敏感列表中的多个变量同时改变时会发生什么？

always 块是否可以在一个时间步内执行多次？就是每次敏感列表中的信号发生变化就立即执行？如果没有，有没有规则如何...

Verilog 中的时间变量积分器

我正在尝试用 Verilog 编写一个集成模块，它可以改变集成周期的持续时间。它正在编译，没有错误，并且信号的数据寄存器实际上存储...

BDC转7段解码器缺少VCD文件[重复]

当我将这段代码运行到 EDAplayground 时，它会给我一个错误： 正在查找 VCD 文件... 找不到 *.vcd 文件。 EPWave 将无法打开。您是否使用了 '$dumpfile("dump.vcd"); $dumpvars;'? //验证...

BDC 至 7 段解码器 Verilog 代码缺少 VCD 文件

当我将这段代码运行到 EDAplayground 时，它会给我一个错误 强文本 正在查找 VCD 文件... 找不到 *.vcd 文件。 EPWave 将无法打开。您是否使用了 '$dumpfile("dump.vcd"); $转储变量...

Verilog 和模拟器中的非确定性是什么？控制流可以在一个时间步长的多个事件之间来回切换吗？

我已经阅读了有关调度语义的章节，并且可以理解标准的内容。正如标准所说，模拟器可以暂停即将到来的活动事件以执行另一个活动

具有多个输入和输出的可参数化 FIFO？

我想创建一个具有多个可参数化数量的输入和输出的 FIFO。也就是说，一旦有足够的数据，FIFO 就会将它们抽出。在我的用例中，我有 4 个输入，并且...

Synopsys VCS 消息严重性从错误更改为警告

我想将消息的严重性从“错误”更改为“警告” 目前遇到以下错误， 错误-[IPC]端口连接的非法高连接 如果有可用的开关，请告诉我...

SVA 断言编译语法错误

断言属性@(posedge(clk)) !rstN |-> n==0 && full==0 &&empty==1; 断言属性 @(posedge clk) 禁用 iff(!rstN) ( full |=>(wr_en && $stable (n) ) ); 断言

发现未分配的位（vivado）

我在 Vivado 中遇到 ASSIGN-9 linting 违规，并且想摆脱它。 我有一个存在此错误的复杂模块，但我能够编写一个简单的可重现示例来很好地显示它

为什么变量的外部初始化在 for 循环中不可接受？

在 for 循环之外初始化变量会导致错误，因为 i 不是任务。但是，如果我在 for 循环中初始化它，它就会完美运行。 为什么下面的代码会出错...

$fopen 返回 MCD，但 MCD 不起作用

我正在尝试打开一个文件并写入内容，很简单。我的实现没那么简单。 我正在使用 verilog/systemverilog 和 modelsim。我在 modelsim 中的命令行是： 设置泛型“-gLOG_FILENAME=

verilog fopen 返回 MCD 但 MCD 不起作用

我正在尝试打开一个文件并写入内容，很简单。我的实现没那么简单。 我正在使用 verilog/systemverilog 和 modelsim。我在 modelsim 中的命令行是： 设置泛型“-gLOG_FILENAME=

对一个 Verilog 命令感到困惑

谁能帮我理解下面的命令的作用吗？ reg [ADDR_WIDTH:0] wr_ptr_reg = {ADDR_WIDTH+1{1'b0}}, wr_ptr_next; 我知道 reg [ADDR_WIDTH:0] wr_ptr_reg = {ADDR_WIDTH+1{1'b0}} 表示 assi...