Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
我想根据 SV LRM 计算出在一根电线/寄存器中持有多少个连续分配是合法的。 我查看了 verilog 和 SV LRM，它说明了以下内容。 “连续作业...
有一个示例输入文件如下（input1.txt） （供您参考，4'hF 表示其值为十进制 15，它是二进制 4 位，其值为每一位二进制 1111。 所以，4'hF 是 sam...
我有一个缓冲模块，我试图在其中随机化输入到输出延迟。我已将最小和最大延迟声明为实际参数。当我实例化模块时，我想传递参数...
我有两个 4 位信号，表示 24 小时格式的时钟小时的二进制编码十进制：h1_24h 和 h0_24h，分别表示最高有效数字和最低有效数字。 我需要一个
我目前正在开发一个 Verilog 项目，尝试使用 2x4 解码器运行 4x16 解码器的测试平台。但是，我遇到了输出问题。我已经提供了代码...
我有一个实数延迟，我想将其转换为 10 的第一个倍数。例如，如果延迟 = 0.0024，我希望输出为 240。 在以下代码片段中，延迟 = 1.52e-6。啊...
我正在尝试使用 mod-8 计数器实现 mod-6 计数器，但无法获得所需的输出波形。 模块 mod_six_counter(clk,rst,q,qbar); 输入时钟； 输入线rst； 输出线[2:0]q；
我在 SV 中调用 super.func() 时遇到问题。 我有三个主要课程： class_C 扩展 class_B； class_B 扩展 class_A； 类_A； 我有三个配置（聚合）类： 内部_C 外部...
我偶然发现了 verilog 中的异常行为。我有这个非常简单的模块测试 `时间刻度 1ns / 1ps 模块测试（ 输入时钟， 输入左， 输出权 ）； reg右_ = 0;
我有这个 verilog 代码，它可以按照预期工作，并且可以在 Xilinx 上进行综合，没有任何问题，并且可以作为 Spartan 7 (Arty S-7 FPGA) 上更大系统的一部分按预期运行。但我不得不努力...
我最近从 VHDL 切换到 SystemVerilog，并且正在转换一些代码。我想根据 3 个参数生成一个局部参数数组：SZ、L、MAX。 模块测试#( 参数...
verilog 代码，用于查找具有 1000 个样本值的输入的单个最大值
我想找到一个具有 1000 个十进制值的输入信号的单个最大值，每个正时钟沿从存储器中读取一次。我做了以下粗略代码来查找最大值，但是......
我正在使用 verilator 测试 SystemVerilog 代码，如下所示。 输出[31:0] data_out1; reg [31:0] data_out1; 总是 @(rst_b 或 addr1 或 data_in1 或 write_mask1) 开始 如果（（写_ma...
使用 SystemVerilog 接口和iverilog 时出错
我正在尝试为简单的 PISO 寄存器设计编写一个测试平台。在测试平台和设计中，我使用一个接口来封装所有进出设计的信号（使用用于 TB 的 modport ...
系统verilog中非连续GoTo重复运算符和非连续重复有什么区别？
我目前正在阅读 Ashok Mehta 的系统 Verilog 断言教科书。现在我遇到了一个疑问。我无法理解 -> 和 = 运算符之间有什么区别。即，非连续...
用于重叠序列检测器的 FSM 的状态图，该检测器检测序列“11001”并在两个时钟周期内引发标志
我需要为重叠序列检测器绘制有限状态机、FSM 的状态图，该检测器检测序列“11001”并在两个时钟周期内引发标志。我可以用...
伪随机数生成器（LFSR），使用中心极限定理的均匀正态分布无法正常工作？
我在生成正常随机变量作为更大项目的一部分时遇到问题，需要一些帮助。 首先，是的，我知道 AWGN 方法、Box-Muller 等以及其他更好的随机数
我是 SystemVerilog 新手，想编写一个模块来执行具有相应权重的输入的加权和。这是我的模块代码： 模块层#(参数num_inps=2)(out, inps, ws,...
我是 System Verilog 的新手，想编写一个模块来执行具有相应权重的输入的加权和。这是我的模块代码 模块层#(参数num_inps=2)(out, inps, ws,...
我正在尝试对我的代码运行功能覆盖，但收到一条警告，指出 - 声明中提到的 covergroup 类型“LED_PANEL::CVG”(./design.sv:24) 的采样不是 e ...