verilog 相关问题

如何根据定义值有条件地声明变量？

我想声明一个变量，例如reg [7:0] foo。 我希望 foo 根据定义值进行签名或未签名。 如果 SIGNED 为 1，则表示已签名或未签名的声明。 `定义签名1 注册签名...

在verilog中，如何根据定义值有条件地声明变量？

我想声明一个变量，例如reg [7:0] foo。 我希望“foo”根据定义值进行签名或未签名。 如果 SIGNED 为 1，则签名或未签名的声明。 `定义签名1 注册签名...

在 Verilog 中将输出分配给两个模块

在下面的Verilog代码中，我想将我的输出分配给两个模块，即two_input_checker和 Three_input_checker。但是当我如下所示直接分配它们时，会出现错误。 模块

在自动循环中使用 $readmemh 将不同文件加载到同一内存？

我正在从视频文件生成帧，然后从测试台中读取该帧。 到目前为止我所做的是每次调用任务时使用不同的内存图像文件加载相同的内存“mem”，...

生成中的通用参数

我无法解决 Verilog 中的“无法绑定参数”错误。 我有一个 2D 数组权重，其中包含一些使用 $readmemh 读入其中的值。我想然后实例化...

为什么所实现的fir滤波器的输出需要移位？

我有一个 Verilog 中的 fir 过滤器实现，但我不明白 y <= (y_n >> 16);。这是最直接的实现，直接形成fir方程（直接形式设计）。

我想知道为什么下面代码中实现的fir滤波器的输出需要移位？

我有一个 verilog 中的 fir 过滤器实现，但我不明白 y <= (y_n >> 16);。这是最直接的实现，直接形成fir方程（直接形式设计）。

LED 发光/衰落的测试台问题不产生波形

我正在通过 fgpa4fun.com 学习一个简单的发光 LED 设计的很好的教程，但我无法让测试台输出 LED 的波形（它只是保持在值 X）。 我正在使用 Zybo Z7

Verilog 中的小端表示法

我在维护位顺序符号方面遇到一些困难，并且想验证我在 Vivado/Verilog 中分配和连接电线的方式。 基本上，我从传入的输入开始......

synopsys VCS 和 Xilinx vivado 仿真的区别

对于我的这段代码： 总是@(posege loadthrehold)开始 加号 <= threhold[23]; minus_sign <= threhold[11]; thre_plus <= threhold[22:12]; thre_minus <= threhold...

有什么方法可以让我的模拟工具驱动错误，而不是在一个变量中错误地处理多个赋值？

据我所知，任何变量（包括wire和net）不能有多个赋值。（wire变量：允许连续赋值一次。reg变量：一个块中的一个过程赋值

我无法得知哪两个分配驱动器相互冲突

我尝试制作一款可以计算时间的手表，因为clk的周期是一分钟。 但是，我很难找到哪两个作业发生冲突。 （我已经找了两天了，但是我...

如何将两位数BCD转换为二进制？

我想制作一个基于fpga板（spartan 3）的计算器。我有以下代码 模块 bcd_converter( 输入[7:0]R， 输出 reg [3:0] 数百， 输出 reg [3:0] 十位， 输出 reg [3:0] 个 ）；

为什么输入reg类型变量不允许连续赋值？

只需在模块内声明的 reg 类型中连续赋值就可以完美工作。() 然而，在输入中声明的 reg 类型中的连续赋值会导致错误 t...

在verilog中包含文件：modelsim的编译选项

我必须编译一个文件（x.sv）。在x.sv中，有一堆“`include y.v”。 y.v 的内容只是一组赋值语句。例如：分配 a = b&&c。信号 a、b 和 c 定义在 x...

简单比较两个值设计输出的测试平台始终为 x

这是应该比较两个浮点数的设计： // IEEE 764：FP[31] = 符号，FP[30:23] = exp，FP[22:0] = 尾数 模块compare_fp(输入[31:0] floatA, ...

系统 verilog - 简单比较两个值设计输出的测试平台始终为 x

这是应该比较两个浮点数的设计： // IEEE 764：FP[31] = 符号，FP[30:23] = exp，FP[22:0] = 尾数 模块compare_fp(输入[31:0] floatA, ...

系统 verilog - 简单比较两个值设计输出的测试平台始终“<"

这是应该比较两个浮点数的设计： // IEEE 764：FP[31] = 符号，FP[30:23] = exp，FP[22:0] = 尾数 模块compare_fp(输入[31:0] floatA, ...

系统 Verilog 查询 - 信号 A 在时钟脉冲 (40kHz) 处触发，并且应在 1/4 时钟期间下降到 0

在此输入图像描述 我有一个 40 kHz 的时钟。信号 A 在 clk 的 posege 处被置为“1”。如图所示，信号 A 应取消置位为“0”。我尝试过使用 @(

在 Quartus prime 中从内存读取文件时出错

我正在尝试使用“$readmemh”函数读取存储在 Quartus Prime 计算机中的 .txt 文件，但它似乎不起作用。我收到类似的错误。 错误（10054）：Verilog HDL...