verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

调用更高模块中的函数

我的SystemVerilog（非UVM）代码具有以下结构： tb 实例化包装器，该包装器实例化另一个模块 A。从模块 A 内的函数，如何调用 tb 内的函数？我试过了

verilog system-verilog test-bench

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SV 界面出现杂散分号错误

我正在使用系统verilog编写一个可逆计数器的代码，我已经构建了我的界面，但它给了我一个错误，指出在“11”行附近的语句后声明非法。

verilog system-verilog system-verilog-assertions

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带十六进制输出的 7 段显示器

我正在尝试使用 7 段显示器。我写了一个模块，我想接受 4 个输入并更改十六进制输出。未打包/打包数组似乎存在问题。任何帮助都是

verilog quartus

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Verilog，使用循环检查数组中的所有值

数组被称为逻辑[7:0] data_match[1:0]; 这是在always_comb 块中分配的值。这些值可以是以下之一：本地参数 MATCHE_PASS = 2'b00; // 匹配成功当地...

verilog system-verilog

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如何在verilog中逐行读取文本文件？

我有一个SREC文件，它是一个简单的文本文件，我想在verilog中逐行读取它。我怎样才能做到这一点？

file-io verilog

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verilog 在“for 循环”中“始终阻塞”

总是@（negedge ena）开始对于(k=0;k<16;k=k+1) begin //task //statement 1 //statement 2 //task //statement 3 //statement 4...

verilog

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如何在正弦波的 posege 和 negede 处触发

`时间刻度1ns / 1ps 模块触发（输入有符号[15:0] Interf_cut_scaled，输出寄存器触发）； reg [15:0] 前一个值；总是以@(*)开始上一个值 <= Interf_cut_scaled; if ((

verilog

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Verilog Testbench 无法编译 - 多个定义

我正在构建 NANDLAND 的 UART 发送器和接收器（https://www.nandland.com/vhdl/modules/module-uart-serial-port-rs232.html）并开始实施测试平台。当我编译时...

verilog

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测试平台：无法监控内部模块的寄存器输出

我学习 Verilog 有一段时间了，但在测试我创建的模块（它是一个 4 位计数器）时遇到了麻烦。这是我的代码：模块 Counter4bit(输入 clk,rst,负载, 输入[3:0]parallel_in...

verilog system-verilog test-bench

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Verilog 中的测试平台，无法监控内部模块的寄存器输出

我学习Verilog有一段时间了，我在测试我创建的模块时遇到了麻烦（它是一个4位计数器）。这是我的代码：模块 Counter4bit(输入 clk,rst,负载, 输入[3:0]parallel_inp...

verilog

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当一个verilog文件包含另一个verilog文件时，如何在synplify脚本（.tcl）中使用命令“+incdir+”？

我使用“`include”将一个verilog文件插入另一个verilog文件当我使用 synplify 脚本(*.tcl) 尝试合成时，出现了一个错误：无效的命令名称“+incd...

verilog fpga vivado synthesis synplify

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负浮点数

我遇到一种情况，需要将负浮点数传递给 SystemVerilog 中导入的 DPI-C 函数。下面是我正在运行的伪代码，但不知何故它没有打印负数

verilog system-verilog

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可逆计数器波形的生成

我尝试在模型主义中生成4位向上向下计数器的波形，我的代码已编译，但它被固定为零，没有根据up_down的值获取值。模块 up_down_counter(时钟...

verilog system-verilog system-verilog-assertions

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在 HDL 中同步下降沿和上升沿触发触发器

我正在使用 SystemVerilog 进行 VLSI 设计，并且面临着负边沿和正边沿触发触发器之间的信号同步问题。我有“两个时钟域”...

verilog system-verilog hdl

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sdc文件中设置参数值的依据是什么？

最近，我做了一些 RTL 练习，例如除法器和序列检测器。我使用相同的sdc文件来综合，它来自一个开源项目。（项目链接）以下代码来自...

verilog synthesis

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如何在modelsim中显示波形中的文本

我有一个信号reg [1:0] BRESP对应4个字符串值：okay、exokay、slverr、decerr。如何在信号 BRESP 的波形中显示这些值？

verilog modelsim waveform

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如何知道verilog代码是否可以合成？

我想弄清楚Verilog语法是否可以通过实践来综合。 RTL代码如下所示：模块 CRC10（时钟、Data_In、CRC_En、CRC_Clr、CRC_Out）；输入时钟；输入CRC_En；在...

verilog synthesis

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在 verilog 代码中添加重置按钮时遇到问题

我有一个实现 14 位计数器的顶层模块。我在顶部模块和 14 位计数器中添加了一个输入按钮在计数器中，我检查按钮是否被按下，如果是则重置

verilog fpga xilinx

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常量表达式的非法操作数

我正在尝试构建一个任务，该任务必须深入研究某些层次结构，可以简洁地比较特定实例上的不同引脚。特别是，我想做如下的事情：任务

verilog cadence

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如何为使用表达式作为覆盖点的覆盖点创建 bin

我创建了一个覆盖点，如下所示。 cp:coverpoint $countones(serial_word) { 垃圾箱 set_bins[] = ??? } 如果serial_word是5位宽并且值为5'b01011，$count_ones将返回3。...

verilog system-verilog system-verilog-assertions asic

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