verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

无法使用fpga中的内存位

这是一个2端口数据存储器的代码，当我在quartus上编译它时内存位数为零，并将其全部实现为逻辑元素，并且不会影响 RAM 怎么解决呢？模块

memory verilog fpga ram quartus

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Verilog 模块在为输入赋值时始终采用默认情况

我刚刚开始使用Verilog。我的第一个项目是一个用 16 位输入控制 4 个 7 段显示器的模块。我的 BCDtoSSeg 模块如下：模块 BCDtoSSeg（BCD、SSe...

verilog fpga quartus intel-fpga questasim

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如何为我的 Verilog 代码创建测试平台？

我正在尝试使用 Verilog 在 Modelsim 中打印这个布尔函数的图形这是我在 Modelsim 中编写的代码：模块电路（输入A，输入B，输入C，输入D，输出寄存器F ）；总是@*...

verilog modelsim

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如何使用纹波加法器进行移位加法和加二进制乘法器？

模块 bin_mult( 输出寄存器[7:0]mult，输出寄存器[1:0]计数，输出进位，输入[3:0]a,b, 输入时钟，负载）；注册启用； reg [7:0]总和； reg [3:0]m[3:0]; //reg[1:0]

verilog

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移位并添加二进制乘数得到不关心reg2

模块 bin_mult( 输出 reg [7:0]mult,reg1,reg2, 输出寄存器[2:0]计数，输入[3:0]a,b, 输入负载，时钟）； //reg[7:0]reg1,reg2; //reg[2:0]计数； reg [3:0]m[3:0]；在...

verilog digital vlsi

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Quartus-FPGA：禁用路径优化

模块路径1（输出，输入，w0，w1，w2，w3，w4，w5，w6，w7，w8，w9）；输入；输出输出；输出w0、w1、w2、w3、w4、w5、w6、w7、w8、w9；不是（w0，在）；不是（w1，w0）；不是（w2，w1）；不是（w3，w2）；不是（w4，w3）...

verilog fpga quartus intel-fpga

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端口数量动态时的模块实例化

我正在尝试进行模块实例化。但是，问题是我的模块（x）中的端口数量可能会根据参数而改变。我使用这个参数来生成这个模块（x）作为块设计和

module verilog generate

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系统verilog结构是如何在硬件中实现的？成员是否被声明为电线？

我见过很多系统verilog程序示例，将数据包表示为打包结构。该数据是否像数据包一样串行传输？一个系统verilog结构是如何实现的...

verilog system-verilog

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有关寄存器行为的问题

我是一名刚接触verilog 和系统verilog 的工程师。我试图制作一个倾向于实现内存的模块。然而，该模块的行为并不是我所期望的。之后

verilog cpu-architecture system-verilog

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关于verilog/system verilog中寄存器行为的问题

我是一名刚接触verilog 和系统verilog 的工程师。这是我第一次在这个网站上提问。我试图制作一个倾向于实现内存的模块。然而，这种行为...

verilog cpu-architecture system-verilog

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未显示正确的输出

SystemVerilog 中的这些模块和测试平台用于将两位数乘以 3 并给出四位结果；但是，当我模拟它时，它显示 X 作为输出。我检查了我的模块，但是...

verilog system-verilog fpga vivado

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输入特征图和神经网络权重的缓冲区问题

我正在研究 Verilog 实现，涉及两个缓冲区数组，一个用于输入特征图，另一个用于神经网络权重。我的目标是在

verilog

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输出比预期晚 1 个时钟周期

我想测试一个简单的 Verilog 模块，如果在 3 变量输入中找到最小项 2、3、5 或 7，则该模块输出 1。该模块如下所示：模块 Modified_prime_Detector( 输入[2:0]，我...

verilog register-transfer-level

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Verilog 输出比预期晚 1 个时钟周期

verilog register-transfer-level

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verilog 中的缓冲区数组

我正在尝试在 Verilog 中实现一个缓冲器阵列，其中当输入信号 (data_valid) 处于活动状态时，数据将在时钟信号 (CLK) 的上升沿上波动通过缓冲器。豪...

verilog system-verilog

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RISVC 单周期处理器数据路径和测试平台

我将所有控制信号作为输入。我似乎无法正确连接所有内容。我需要我的波形配置看起来像参考波形，但不知何故我的波形最终以每个...

verilog cpu-architecture vivado

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RISVC 单周期处理器数据路径和测试平台

在本实验中，假设您将所有控制信号作为输入。我似乎无法正确连接所有内容。我需要我的波形配置看起来像这样，但我不知何故最终得到了一切......

verilog cpu-architecture vivado

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将常量存储在文件中，用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

constants verilog system-verilog

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如何在Verilog中初始化大型数字滤波器的系数？

我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...

verilog signal-processing fpga vivado digital-design

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将文件中的值存储为常量，并将它们用于生成块中的模块实例化

我目前正在尝试实现一个由 N 个抽头组成的冷杉滤波器。我已经编写了单次点击的代码，并希望在顶部模块中生成 N 个单次点击。模块冷杉 #( 参数

constants verilog system-verilog

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