Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。
我正在尝试在 Altera Quartus 中使用 Verilog 预处理器宏，需要在变量名称中使用参数值。 例子： `定义 INCRMENT_COUNTER(解析器名称) \ __parsername_counter ...
我看到这段代码是在测试台中编写的。但是，我不明白为什么我们需要这样做。时钟周期为2.034ns。这段代码不是我写的。写这篇文章的人不在这里。 `
在 verilog 中求正弦波的相位差。正弦波在 RAM 的 60 个地址单元中以 16 位二进制表示。简短的算法
正弦波的频率为1khz。 IEEE 754 浮点格式的正弦波最大幅度为 4.97 V 同样，波形的其他值也被转换为 16 位二进制。 W...
在 VHDL 世界中，在时钟进程中，将信号初始化为默认值，然后根据需要覆盖它（通过 IF 或 CASE 语句）是很常见的。我想在
System Verilog：为什么信号的非阻塞初始化会发生模拟/综合不匹配？
在 VHDL 世界中，在时钟进程中，将信号初始化为默认值，然后根据需要覆盖它（通过 IF 或 CASE 语句）是很常见的。我想在
C 中是否有像 Verilog 中那样的一元按位归约运算符？ 就像在 Verilog 中一样，我们有： $display("&4'b1001 = %b",(&4'b1001)); 以及函数 a 的输出...
我正在尝试以十进制格式显示一些 32 位值，除了 %d 和前一个字符之间有奇怪数量的不必要空格之外，这工作正常。 例如，如果我...
我正在尝试在 Verilog 中递归实例化模块。该模块的 RTL 位于我的 github 上。 当我使用 Icarus Verilog 模拟该模块时，它工作正常。然而，当我尝试使用
我想在我的 Verilog 测试平台中使用 5 秒的延迟。然而，时间缩放为 1ns/1ps。我不想改变这个缩放比例，因为它会影响我的时钟。 但是，我该如何写延迟...
有什么区别： if (dataoutput[7:0] == 8'bx) 开始 和 if (dataoutput[7:0] === 8'bx) 开始 执行dataoutput = 52'bx后，第二个给出1，但第一个给出0。为什么？ （...
我正在尝试构建一个简单的 UVM 测试平台来测试 64 位 RSA 程序，但我无法从 DUT 获得任何响应。现在，我只想将随机明文数据发送到pr...
模块 Booth_multiplier( 输入有符号[31:0]被乘数， 输入有符号[31:0]乘数， 输入时钟， 输入复位， 输出签名的[63:0]产品 ）； reg 签署了 [63:0] 产品...
我正在致力于在 FPGA 上实现 Galios Field Multiplier。我想实现可以乘以 163、253、288、409 和 571 次的乘法器。我找到了一个算法来实现
与给定的测试平台相比，Verilog Perceptron 流水线模块输出落后一个时钟
我为我需要完成的实验室设计了一个单层感知器。它按预期完美运行，与给我们的测试平台相比，我收到了预期的输出。唯一的问题是...
我正在使用理想的SRAM和CPU设计一些数据总线系统的代码。我想写入内存mem[0] -> IR，并读取内存IR -> mem[1]，最后写入内存mem[1] -> DR。 但我...
我正在努力使用T触发器（JK，J=K=1）在SystemVerilog中实现BCD计数器。目标是从 0 数到 9，然后重置回 0。我正在使用 JK 触发器的 clr 输入，
对于使用 Yosys 进行综合的多文件 Verilog 项目，脚本通常如下所示： # 读取所有文件 read_verilog *.v ＃ 合成 合成顶部 # 输出...
如何在 FPGA 中综合这段代码？这也可以在 ASIC 中综合吗？
下 模块型号#(参数 数据宽度=32 ) ( 输入[DATA_WIDTH-1:0] din， 输出逻辑输出 ）； 逻辑 [$clog2(DATA_WIDTH):0] 累加； 整数我； 分配dout = (din[0] ~^ din[DATA_WIDTH-1]);