verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

在System Verilog的while循环的额外迭代

我试图创建一个使用系统的Verilog while循环的斜坡输出并且遇到该循环的额外迭代。任何人都可以请帮助我理解这样做的原因是什么？真实的a，b，步骤; ...

while-loop iteration verilog system-verilog

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与同步复位加计数器计数至15，然后再次系统Verilog代码设置为零

这是正确的逻辑相对于系统的Verilog指引？ always_ff（posedge时钟）开始。如果（RST！）计数<= 4'b0000;别的计数<=计+ 1'b1的;最终分配数量= 4'b1111？ 4' ...

verilog system-verilog

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Verilog的阻塞分配

我有些新来的Verilog。我知道，在一个时钟进程，我们应该使用非阻塞的任务，并在非时钟过程中，我们使用阻塞赋值。我曾经碰到这个代码来了，当我...

verilog blocking nonblocking

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错误（10734）：在M.V Verilog HDL语言错误（156）：CNT是不是一个常数

我需要写从输入引脚取决于计数器寄存器的不同部分的4个字节，以代号我现在已经出现此错误：错误（10734）：在MV的Verilog HDL错误（156）：CNT不.. 。

verilog

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为什么总是阻止当在灵敏度列表中描述的逻辑的重新分配不重新激活

信号driver_a重新分配在always块回0，但为什么始终阻止未激活和值分配给driver_b？总是@（driver_a）开始driver_b = driver_a; driver_a = 0;结束 ...

verilog system-verilog hdl synopsys-vcs

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国米和内部混乱的延迟与Verilog的阻塞和NBA

下面是代码。模块温度（）;咬了;位w_inter_nonblocking，x_inter_blocking，y_intra_blocking，z_intra_nonblocking;总是@（一）开始$显示（ “@％0吨：阻断x_inter_blocking”，...

verilog system-verilog

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一个人如何描述与逻辑图块信号级联？

我知道在HDL可以采用c <=串联{A，B};但它是如何在逻辑门代表？信号级联保持比特的顺序，因此，如果我想表示2一个比特信号是...

concatenation verilog system-verilog hardware-programming

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产生的触发器的数目的Verilog代码

如何计算的Verilog代码生成或使用触发器的数量，而无需使用任何工具？

verilog fpga hdl digital-logic vlsi

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Verilog的错误信号有多个驱动器

答案没有我发现关于多个驱动器质疑似乎适用于我的情况，所以我会问。我有相同频率的多个时钟，但在时间上错开彼此。 ...

verilog

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将合成发生什么，如果一个信号复位逻辑在里面只always_ff定义？

比方说，我下面的代码：always_ff @（posedge时钟，negedge RST）开始如果（〜RST）开始bad_singal <= 0; good_signal <=“0;其他结束开始//做些什么// ...

verilog system-verilog asic

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解读连接运算符与比较

我们的教授给了我们这个骨架的case语句，至今没有人能够理解它在做什么。总是@（*）开始的情况下（州）3'b000：{NOUT，NSTATE} =（中）（...

verilog

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在verilog中添加两个值任务

我是学生，也是verilog的新手。我理解这些代码的含义，它们似乎对我有用。但是，我遇到了这个任务的麻烦。模块add_two_values_task（输出reg sum，...

verilog

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加法器模块的输出总是不在乎[Verilog]

我知道VHDL，现在我尝试做一些verilog。我有两个文件，一个包含一个计数器，另一个包含一个32位全加器。 Counter.v：模块计数器（输入clk，输入...

verilog modelsim quartus digital-design

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声明并使用静态的常量数组

我刚进入verilog，我想写一个简单的模块，它获得一个4位的值（称为数据），并为7段显示输出一个8位的值（称为seven_seg）。模块LCD_Encoder（...

arrays verilog memory-address

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对于算术运算“+”和“ - ”，是否要求变量为数据类型“整数”？

以下是查找数字阶乘的代码。如果我将“i”声明为“寄存器”，则输出（z）保持为1，与输入无关。如果它被声明为“整数”，我得到了正确的结果。 ...

verilog

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修改的baugh-wooley算法乘法verilog代码不能正确乘法

以下verilog源代码和/或测试平台可以很好地适用于商业模拟器，iverilog以及正式验证工具（yosys-smtbmc）请保留关于`ifdef FORMAL的投诉...

algorithm verilog fpga system-verilog multiplication

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我们可以在“初始”块内使用“网络”而不是常量来初始化变量吗？

以下代码给出输出（“fact”）1，与输入无关。错误是什么？模块Factorial_calc（n，fact）;输入[5：0] n;输出reg [64：0]事实; reg [5：0] i;初始开始i = n; ...

verilog

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如何更改Quartus II默认5000整数次迭代

错误（13356）循环必须在5000次迭代Quartus II中终止

compilation verilog intel fpga quartus

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Verilog Code，使用add和shift的顺序乘法器

这是我的顺序添加/移位乘法器的verilog代码。我收到“XXXXXXX”作为输出，如果我将复位设置为高，我会收到所有零作为输出。有人可以帮我识别......

verilog fsm multiplying

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阻塞和非阻塞语句的verilog intra延迟

在Verilog中，＃1 x = y; ＃1; x = y;是相同的？另外，＃1 x <= y; ＃1; x <= y;是相同的？我找到了一个相关链接#delay如何用于verilog非阻塞语句？和我的 ...

verilog

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