verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

在ucf文件中分配引脚时是否需要引用？

NET“输入”LOC =“N21”NET“输入”LOC = N21 NET输入LOC = N21哪种形式正确？

constraints verilog fpga

回答 1 投票 1

如何在verilog中使用if语句

使用verilog实现这个问题我完全是灾难，但是这个问题让我紧张不安，我无法修复它！这是我的代码genvar i; assign eq = 1;分配gr = 0;生成（i = 7 ...

if-statement verilog

回答 1 投票 0

如何在Verilog中设计64 x 64位阵列乘法器？

我知道如何设计一个4x4阵列乘法器，但如果我遵循相同的逻辑，编码就会变得单调乏味。 4 x 4 - 16部分产品64 x 64 - 4096部分产品。随着8个全加器和4个......

verilog multiplication

回答 2 投票 7

16位CPU设计：实现读取 - 执行周期的问题

我正在Coursera上做一个名为NandtoTetr is的计算机体系结构课程，并且一直在努力学习我的16位CPU设计。该课程使用一种名为HDL的语言，这是一个非常简单的Verilog ...

verilog cpu-registers nand2tetris

回答 1 投票 0

Verilog每次扩展n次

我想将每个位扩展n次。例如，// n = 2 5'b10101 - > 10'b1100110011 // n = 3 5'b10101 - > 15'b111000111000111在Verilog中是否有任何简单的方法（即不使用生成块）...

verilog system-verilog

回答 3 投票 1

无法在verilog中详细说明实例化模块

我正在尝试在Verilog中制作一个4位全加法器。但是，似乎无法实例化fulladder。我也无法追踪错误。 `timescale 1 ns / 1 ps模块Halfadder（input a，...

verilog xilinx

回答 1 投票 1

如何将初始值分配给输入reg：设计编译器删除赋值

我是ASIC设计的新手。我有一个设计，例如两个输入a，b。我正在使用以下代码初始化这两个信号。但是Design编译器会生成一个警告...

verilog asic

回答 1 投票 0

在另一个模块中启动模块期间出现问题

我在激活模块中的exp函数实例化中遇到错误。我无法理解代码中的错误。我在实例化方面犯了错误吗？请帮忙 ...

verilog system-verilog

回答 1 投票 0

verilog的列表文件（* .f）是什么？

我发现ncvlog和Verdi都可以通过* .f读取设计，包括* .v文件和+ incdir命令。获得一个示例并修改它适合新项目很容易。但是，有没有......

verilog

回答 2 投票 0

在Modelsim中进行模拟时意外退出

我使用Modelsim 10.4a来模拟我的verilog代码，我有tb文件来测试我的另一个.v文件。两个文件都编译成功，但是当我试图运行-all来查看wave时，它给了我一个...

verilog

回答 1 投票 0

为什么在单个Verilog语句中计算两个恭维（即~x + 1'b1）会产生错误的答案？

我意识到在单个verilog语句中做出2的恭维（如下面的''所示）给出了错误的答案。但我不明白为什么。有人可以帮忙解释一下吗？接线员......

verilog system-verilog hdl

回答 1 投票 0

从Chisel代码生成Verilog代码的最简单方法

从现有的Chisel代码生成Verilog代码的最简单方法是什么？我是否必须创建自己的构建文件？例如，从一个独立的scala文件（AND.scala），如下面的... ...

scala build verilog chisel

回答 1 投票 4

Verilog的。将输出设置为纹波加法器中的输入

我不久前开始使用Verilog，并且在我的波纹加法器中遇到了一些条件语句。我有一个6位纹波加法器（可行），但我想添加一个额外的功能。我有2 ...

verilog fpga vivado synthesis

回答 1 投票 -1

算术右移不适用于Verilog HDL

我正在构建一个能够进行算术和逻辑右移的移位单元，以及根据给定的控制信号进行逻辑左移。然而，算术右移算子......

verilog logical-operators bit-shift

回答 1 投票 -3

总结/分配verilog中的位

我是verilog编码的初学者，并且正在寻找一种智能的方法来整理位。我有60个音符（5个八度音符，12个音符）：输出[4：0] c_notes，输出[4：0] cs_notes，输出[4：0] ...

verilog bit

回答 1 投票 0

为什么verilog教程通常会使重置异步？

如果这有任何区别，那么这个问题就在FPGA综合的背景下。数据手册（iCE40UP）规定每个逻辑单元都有一个D型触发器，具有异步复位和时钟使能输入。 ...

verilog hardware flip-flop timing-diagram

回答 1 投票 1

Verilog代码在模拟器中很好地工作，但在basys 3板上没有生成输出

我是学生，学习verilog。我需要创建一个D-latch模拟。我的代码和测试平台非常适合模拟。但是，当我将它实现到我的basys3板时，我不是......

verilog

回答 1 投票 0

是否有可能在网表中有两个实例具有相同的名称？

是否有可能在网表中有两个翻牌/任何其他实例具有相同的名称？考虑到没有层次结构，假设我有一个10M实例的设计，并且存在一个名为...的翻牌。

verilog system-verilog vlsi netlist

回答 3 投票 0

我无法在Verilog中将输出分配给值

我正在尝试将ADDR分配给pcOut，但ADDR在GTKWave中显示为xxxxxxxx。这是我的代码：模块处理器（输入CLK，//存储器输入[31：0] DATAOUT，//存储器数据输出...

verilog

回答 1 投票 0

在topmodule中创建子模块会导致保密错误[关闭]

我刚刚开始学习Verilog并决定使用4位加法器。要创建这个4位加法器，我首先构建了一个half_adder模块，然后是一个使用half_adder模块的full_adder模块。在4 ...

verilog verilator

回答 1 投票 0

verilog 相关问题

最新问题