verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

除了参数/ defparam和`define方法之外，有没有办法给verilog中的变量赋予实例特定的值？

模块顶部; m m1（）; m m2（）; endmodule模块m; reg r; initial begin $ display（“％b”，r）; end endmodule我想要top.m1.r和top.m2.r的不同值。我们可以实现......

verilog system-verilog

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Verilog：如何优雅地编写结构表的等价物

我有以下C代码：typedef struct label {uint16_t first; uint8_t秒; } 标签; label labelsr [2] [64]; labelsr [1] [3] .second = 0;我想把它翻译成Verilog，最...

verilog fpga

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Verilog HDL错误：非法的左侧分配

我正在学习CPU设计和基本的Verilog HDL。我有一个在Fedora 29上运行tkgate的处理器，我设计了一个硬件RAM磁盘。我无法测试RAM，但决定用...替换它

verilog hdl

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Verilog - 从多个“传感器”接收输入，增加“计数”

我正在为一堂课做一个介绍性的Verilog项目。在我的代码中，我使用了几个传感器（Sensor_1，Sensor_2 ......）。所有传感器都处于空闲状态; Sensor_x == 0.如果传感器感应到移动......

verilog fpga hdl

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在Verilog中增加变量以索引导线（使用循环）

我是新用的Verilog，所以我甚至不确定我是否正确使用语法。我需要将每个8位输入总线相乘。我试图只用一根线就得到每个8×1的结果，更像是......

verilog

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如何从TSMC 65nm标准单元库生成.db文件？

我之前一直在使用TSMC 180nm标准单元库，这里是它的目录结构：在synopsys目录中，事情如下：文件slow.db用于合成RTL ...

verilog hardware-acceleration synthesis hardware-programming asic

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为什么iverilog抱怨这个表达式/端口宽度？

我有一个令人困惑的Verilog错误正在出现，因为我试图使用STRUCTURAL代码制作一个5位2x1 MUX，我似乎无法找到任何有关为什么我的代码显示错误的信息。错误是：......

verilog iverilog

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Verilog：在时钟上设置一个恒定值

我是Verilog的新手，所以这个问题可能很愚蠢。我在尝试：我有一个具有clk，8位输入和8位输出的组件。它应该做的是：如果时钟事件是......

verilog

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SystemVerilog条件语句语法错误

我试图练习SystemVerilog并尝试基于此图实现ALU（算术逻辑单元）：我在EDA游乐场在线模拟SystemVerilog代码（https：// www ....

verilog system-verilog

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设计有效/准备握手的方法

我在verilog中实现了有效/准备好的握手信号。我只是想知道我的方法是对的还是有问题的。我很高兴知道有任何改进。使用简单的计数器......

verilog fifo hdl handshake handshaking

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制作导线矢量与一根导线具有相同的值

我正在制作一个电路，我需要多根电线来接受单根输入线的值。现在我单独分配它们并且它有效，我只是好奇，如果有更好的效率......

verilog

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在Verilog中从文本中读写数组

首先，我想说我正在通过在ModelSim中编译的Verilog模型在ADS（Advanced Design System 2017）中运行模拟。我的目标是将.txt文件中的数据加载到...

file save load verilog

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Quartus 2 - 没有输出依赖于输入/输出引脚被卡住

我试图通过Quartus 2实现单周期MIPS处理器并面对这些警告。 clk是我的主模块的输入，它表示它不会影响任何输出。我的主要......

verilog mips32 quartus

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在Verilog中合成设计时的时序问题

我正在研究基于BCH代码的解码器模块。该设计将在Virtex-7 FPGA上实现。我基本上有三个街区。综合症计算块，错误定位器查找器和错误...

verilog fpga xilinx

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在Verilog中读取和写入文本

首先，我想说我正在通过在ModelSim中编译的Verilog模型在ADS（Advanced Design System 2017）中运行模拟。我的目标是将.txt文件中的数据加载到...

file save verilog

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理解一个简单的循环仲裁verilog代码

看看下面的arbiter.v代码：有人告诉我，rr_arbiter认为它是一个简化的纹波借用电路。 'base'是一个热门信号，表明......

verilog fpga round-robin

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为什么iverilog抱怨我的testbench模块？

我正在为我的CompSci类编写一个verilog模块，这个模块特别是数据存储器模块。在结构上和分析上，我正在看它，它应该基于另一个...

verilog iverilog

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Verilog中的数据有效信号

我试图在我的一个模块中实现data_valid信号。到目前为止，我想到了使用计数器的解决方案此外，当我有一个有效输入时，我将打开使能引脚以开始处理数据。 ...

verilog

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为什么以下Verilog绝对功能失败？

我不明白。由于某种原因，<运算符返回0，即使a明显小于0.该函数仅在我使用[15]检查符号位时才有效。 N = 16;电线签署[15：0] a; ...

verilog

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Modelsim错误：找不到匹配'/ test / *'的对象

我是modelsim和Verilog的新手。我设计了一个DFF（D触发器模块）和一个用于测试它的测试平台。但是我无法理解为什么modelsim会给我这个错误：找不到匹配'/ test / *'的对象......

verilog modelsim

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