verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

如何通过测试平台将激励应用于阵列

我想通过测试平台应用一些值来输入“in”。 Tb部分附在下面，我知道这是错误的，怎么能在verilog中做到这一点？ reg clk; reg reset; [elements_num -...中的reg [size-1：0]

verilog

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for循环内部的优先级情况always_comb程序块给出错误？

我正在尝试构建一个静态优先级编码器，例如，0011101010 ------> 0010000000基本上，具有最高值的索引应为1，其他索引必须为零。我试过......

verilog system-verilog modelsim

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为什么在我的单周期架构实现中输出没有改变/没有加载？

我编写了单周期MIPS架构的代码，它实现了add，sub，multiply和divide。有一个2D Reg阵列，一个控制单元，一个ALU。我想我已经把它写得很好但是......

verilog cpu-architecture

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“赋值语句中的语法l-value”为什么这段代码没有编译？

module FiniteStateMachine（输出reg [2：0]计数，输入时钟，复位）; reg [2：0] state，next_state;参数S0 = 3'b000，S1 = 3'b001，S2 = 3'b010，S3 = 3'b011，S4 = 3'b100，S5 = 3'b101，S6 = 3'b110，...

verilog

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Vivado行为模拟显示未定义（XX）输出

我试图在Vivado上运行我的Verilog代码的行为模拟，但是在模拟运行而不是获得输出之后，它们显示为XX的红线，我相信这意味着......

verilog simulation fpga vivado

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寄存器类型变量给出错误：未知类型

我正在制作1位正边缘Dflipflop。仅当存在时钟信号的上升沿时，才应分配所有输出。 Q和D一样，Qbar是D的否定。当我...时它会以某种方式起作用

verilog flip-flop

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在采样和检查之间添加延迟

我写了一个断言属性。我想在采样和检查操作之间添加延迟。基本上下面的断言说当sig1或sig2 1.属性时assert_sig应该是稳定的...

verilog delay system-verilog assertion

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如何在实例向量中对每个实例执行逻辑运算

假设我有一个输入为N位的模块和一个我实例化的位：module foo（输入线[N-1：0] x，输入线y）; foo u__foo（.x（x）,. y（x == something））;而......

verilog system-verilog

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将可合成的初始值分配给Verilog中的reg

我是一个试图学习Verilog的FPGA菜鸟。如何将值分配给始终块中的reg，作为初始值或作为常量。我试图在下面的代码中做这样的事情....

verilog

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如何迭代传递给SV中的任务或函数的所有参数？

有可能遍历我传递给系统verilog任务或函数的所有参数，例如c中的argv和Perl中的@ARGV？因为我不知道有多少论点......

verilog system-verilog

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通过引用传递到System Verilog模块或Interface

我想创建一个可重用的接口或模块，其中外部的内存元素的层次结构可以通过引用传递给它。我知道通过引用传递不能对模块或...

verilog system pass-by-reference

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Systemverilog中时钟块的使用

System Verilog中Clocking Blocks的确切用法是什么？它与正常的@（posedge clk）块有什么不同？我知道一些差异：Clocking Block样本输入数据......

verilog system-verilog

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从Verilog Synthesizer获得FFGEN

每当我通过Design Vision合成器传递以下行为代码时，我都会得到FFGEN实例，这意味着合成器将我的逻辑视为具有锁存器，即使它应该......

verilog synthesis

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为什么在访问的2个内存块之间有延迟？

我正在为Elliptic Curve Crypto System构建模数减少模块。我想访问Ram，以便在2个时钟脉冲中读取2个地址。但我的代码给出了一个滞后，以至于......

memory verilog

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检测两个时钟域之间脉冲的最佳方法是什么？

我想将脉冲从时钟域clk1传输到另一个时钟域clk2，但我们不知道哪一个比另一个更快！最好的方法是什么？谢谢，

vhdl verilog

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当我在iverilog中比较一点到1'bx时，为什么不能===工作？

我正在尝试为iverilog设置我的测试平台，这样每当一个错误位设置为“x”时，模块会将一些名为'state_string'的字符串设置为'START'，并将'state_string'设置为其他一些...

verilog

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如何使用/调用其他模块？实现自己的NAND门

我想用自己的AND_GATE模块编写自己的NAND_GATE：module and_gate（输入a，输入b，输出输出）;分配= a＆b; endmodule方法1我想出了什么：模块nand_gate（...

verilog

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UVM通过get_type_name索引到数组中

这可能吗？ Get_type_name是一个字符串。我不能有一个int数组并使用该名称索引？我得到的索引表达类型非法。对象n1; int number [100]; n1 = new（）;数[N1 ....

verilog system-verilog uvm

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如何使用来自verilog测试平台的$ fwrite（）命令保存数据，以便多个输出的值保存在csv文件的相邻列中？

我正在尝试使用$ fwrite（）命令通过testbench编写verilog模块的256个不同输出。我不知道如何以256列保存这256个输出。如果可以选择......

verilog

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什么$ finish将在verilog中合成？

对于数字计算机，总是有停止模式，这基本上意味着关闭系统。在verilog中，在verilog代码中使用$ finish。我只是想知道合成器将如何......

verilog register-transfer-level

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