verilog 相关问题

Verilog是一种用于模拟电子系统的硬件描述语言（HDL）。它最常用于数字逻辑芯片的设计，验证和实现。

为什么Ram或FIFO的深度始终是RTL设计中地址宽度的2倍？

我看到很多ram和FIFO设计的例子，内存的深度始终是地址宽度的2倍：参数addr_width = 4;参数ram_depth = 1 << addr_width;为什么？如果宽度......

verilog

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我可以在数组和verilog中的位之间使用布尔和运算

我有一个输入，其中有4位，定义为：input [3：0] in;另一个输入表示1比特的启用，定义为：输入启用;并且导线定义为：wire [3：0] out_int;和我 ...

verilog register-transfer-level

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我正在尝试一个以下列方式给我升级的计数器？

我试图制作一个取决于信号的计数器。信号在两个周期内为高电平，在接下来的两个周期内为低电平，并持续到结束。在高脉冲期间，计数应从0,1开始。 ...

verilog system-verilog register-transfer-level asic

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从Java代码到Verilog？

我正在尝试编写一个能够生成Verilog代码的小型java程序。由于我几乎不知道Verilog语言，我在创建一个简单的例子时遇到了问题。假设我们有2个输入a，...

java verilog

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使用触发器在verilog网表上解析块和正则表达式

我正在尝试修改看起来像这样的verilog网表：module la_bla（a b c d）;输入a;输出; inout c d; uHBMN_1 X20（.Z（en）,. A（gg）,. Q（qq）,. EN（rr））; nch_mac M20（.G（en），。D（gg）,. B（...

verilog

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Verilog中的元编程

我想生成一些组合逻辑，我想为此使用递归函数（当然，使用预定义的预处理器参数）。简单的例子：我有阶乘函数......

verilog

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错误：在时间xxx ns时达到迭代限制5000

我正在读Samir Palnitkar的书“Verilog Hdl”。在第6章的最后有一个练习：使用主从JK触发器设计同步计数器。但是我正在努力...

verilog

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DE1-SOC上的最大时钟频率

在DE1-SOC板中Altera PLL可以产生的最大时钟频率是多少？

verilog fpga intel-fpga

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系统verilog / verilog ---事件

task monitorPush（）;开始位[7：0]数据= 0;而（1）开始@（posedge intf.clk）; if（intf.cb.wr_cs == 1 && intf.cb.wr_en == 1）开始// @（posedge intf.clk）; ...

verilog verification system-verilog

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使用yosys在verilog中增加case状态下的整数

我不知道它是否符合Verilog-2005标准，但我设法使用«synplify pro»和«icarus verilog»编译以下代码。整数fsm_step_number;总是@（posedge clk或posedge rst）......

verilog yosys

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Verilog - 非阻塞语句混淆

我一直认为，对于非阻塞语句，它们都在always块的末尾并行发生。但请考虑我发现的这个例子：https：//www.nandland.com/articles/blocking -...

verilog

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在Verilog中进行信号边缘检测的正确方法

我想检测从触发器AA到BB + ---- + A ---------------- |的信号的上升沿| ----- OUT + ---- + | BB | B ---- | | ------ |> | | ...

synchronization verilog

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获取Rocket芯片来读取指令并执行它们？

从Rocket芯片中删除复位后，我希望它开始从内存中读取指令，但事实并非如此。 Vivado提供的ILA（集成逻辑分析仪）确实......

verilog cpu vivado rocket-chip

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基于参数值的Verilog条件硬件

是否可以根据参数的值在Verilog中创建条件硬件？像这个模块测试＃（参数param = 1）（输入线clk）; reg [3：0] counter = 0; ...

verilog conditional-compilation

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Verilog always @* 敏感度列表包含什么？

当您在始终阻止敏感度列表中使用通配符 @* 时，我对什么被视为输入感到有点困惑。例如，在下面的例子中，哪些信号被解释为输入

verilog system-verilog digital-logic

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为什么在有模块时使用verilog中的函数

第1部分：我总是被告知在Verilog中使用函数来避免代码重复。但我不能用模块做到这一点吗？如果我的理解是正确的，所有功能都可以作为模块重新编写...

verilog hdl hardware-programming

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Mimas V2 Spartan 6 FPGA闪存问题

我最近购买了带有DDR SDRAM的FPGA Mimas V2 Spartan 6 FPGA开发板。我正在使用xilinx ise 14.7，verilog代码，当加载xilinx在fpga中生成的二进制文件时......

verilog fpga xilinx-ise

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网表中的内存表示法？

我的一个内存模型文件显示符号IN22_R2P_W00064B080M02C064.mdt。我想知道模型名称中的W，B，M，C可以解释什么？

verilog

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在Icarus Verilog中读取文件

我有一个文件data.txt有1200行，每行代表一个16位二进制字符串，如下所示。 “0001111111000000”我正在尝试使用Icarus Verilog编写一个测试平台，读入...

verilog icarus

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在Verilog中简单减法

我一直在研究六角计算器，但似乎卡在减法部分，特别是当B> A时。我试图简单地减去两个正整数并显示结果。 ...

hex verilog difference subtraction integer-arithmetic

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