verilog 相关问题

`timescale 1ns / 1ps ///////////////////////////////////////////// ///////////////////////////////////// //公司：//工程师：// //创造日期：20：07：59 12/16/2017 //设计名称：// ...

verilog

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使用花括号设置特定位的Quartus 2 verilog

嗨，我是verilog的新手，我尝试将一个特定位从一个reg变量设置为另一个reg，但它对我不起作用。我究竟做错了什么？ reg [31：0] a; reg [31：0] b;初始开始a = 32'......

set verilog bits quartus

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verilog寄存器分配在模拟中作为XXXXXXX出现

输入[6：0]加载，输入，输入，输出reg [6：0] currentvalue）; reg [6：0]状态，nextup，nextdown;初始开始状态=加载;结束嘿伙计们！我正在尝试制作一个模块......

verilog variable-assignment

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Verilog代码，结构相同，风格相同。为什么一个有效但另一个有效？我哪里做错了？

我会直言不讳。我有一个简单的计数器，试图模仿时钟的工作原理。我有一个名为counter60sec的模块，另一个名为counter 12hr counter 12hr ...

verilog counter

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动态数组的系统verilog中的内存分配 - new（）/ randomize（）函数

我有一个带有动态数组的类包。我想知道类对象的new / randomize函数是否可以为动态数组分配内存。类包; rand int data []; ...

memory-management verilog system-verilog

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输出在2x4解码器测试平台中不会持续变化

我的2x4解码器代码：`timescale 1ns / 100ps模块解码器（in，out）;输入[1：0] in;输出[3：0]; reg [3：0]出来;总是@（in）开始案例（in）2'b00：out = 4'...

verilog

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verilog中的日志值

谁能告诉我如何计算设计文件中参数的日志值？我遇到这样一种情况，我有一个这样的循环生成：参数N = 8; genvar i，m; ...

for-loop verilog instantiation logarithm

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如何在verilog中生成由生成函数组成的IO端口？

我正在尝试制作一个简单的DUT，它包含了很多实现FPGA的实例。如何制作实例化DUT的I / O端口？你可以看到下面的代码，有TEST ...

verilog

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时钟仅在0到1之间切换一次，然后停止切换

初始开始时钟= 0;结束总是@（时钟）开始$ display（“内部时钟始终阻止”）; ＃40 clock = ~clock;结束当我模拟这个时，时钟从0变为1然后保持1.为什么我看到......

verilog

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为什么功能不能延迟？

Verilog和VHDL都禁止功能延迟。此外，任务/过程不能具有返回值。这意味着代码如下：if（my_function（arg）> 0）begin（...）end必须替换为...

vhdl verilog system-verilog

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在systemverilog中的模块中使用struct数据类型

我需要在SystemVerilog的模块中使用struct数据类型。该结构的某些成员包含一个数组。我收到错误“不兼容的复杂类型赋值”。我有以下结构......

verilog system-verilog

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我们能合成一个简单的通用内存吗？

我正在尝试使用设计编译器中的简单通用内存模型进行综合。但我发现下面有一些错误信息，我使用简单的通用内存模型作为下面的模块......

memory verilog synthesis

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无法弄清楚如何循环这个verilog状态机

目标是执行具有至少一百次迭代的单一函数。最终目标是完全达到门级。我无法理解，所以我试图获得常规代码...

verilog fpga state-machine test-bench

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