verilog 相关问题

错误 (10170)：Verilog HDL 语法错误 (59) 靠近文本：“posedge”；期待一个操作数

我在第 59 行遇到错误。我尝试用 Google 搜索，但找不到任何内容这是我的代码： 总是@(kedge clk 或 negedge nReset) 开始 if (min_start_in == 1'b1) 开始 数...

Verilog 中的作业

为什么 Verilog 模拟器以不同的方式处理这些情况？ 1） 总是#1时钟=！时钟； 最初的 开始 @（posege时钟） 开始<= 1; end initial begin clk <= 1; start <= 1; end The literature

Windows 的 Verilog 模拟器

我正在寻找适用于 Windows 的 verilog 模拟器。我所看到的只是 veriwell 的源代码，以及 Linux 的 makefile。任何人都可以建议我在哪里可以找到 veriwell 或 ot 的二进制文件...

如何识别同步复位（在verilog中）

我是 EDA 新手，我有以下 verilog 代码，我需要清楚地识别同步重置。 模块测试（clk，d，rst，a）； 输入时钟，d，rst； 输出寄存器a； 总是@(posege clk) 乙...

在连续赋值中使用模块参数

我尝试在这个参数化模块上使用generate，但我不断得到错误的输出。 模块constant_gen #( 参数[4:0]轮= 5'b00 ） （ 输出[31:0] con ）； ...

我正在尝试制作一个UART，但是如果数据是从另一个模块传输的，那么数据会传输到z位置

我正在尝试制作一个UART发射器。如果直接在模块中初始化数据就可以工作；一切输出都很好。但是，如果您从另一个模块传输数据，则所有输出数据都是

quartus for verilog 语言编译错误

我是 Verilog 及其工具的新手，我正在 Quartus prime 中进行模拟/编译。在这段特定的代码中，它显示了一个错误，该错误应该是该语言的语法。 代码 ： 莫...

Verilog 状态机状态/next_state 风格

我是一名 Verilog 初学者，我正在尝试了解在常见 FPGA 平台上实现 FSM 的最佳方法。 我看过很多鼓励 state/next_state 的论文（例如这篇）......

如何将值传递给`define N

我正在使用iverilog模拟器，我想在编译期间将值传递给N。我需要使用哪个命令，任何人都可以帮助我使用“define”吗？ `定义N 模块 Nbcd(A, B ,S...

在生成块内使用模块时加载设计错误

我在单独的文件中有以下模块。当我尝试运行 RC_ADD_SUB_32 模块时，出现错误 “inst”实例化失败。地区： /RC_ADD_SUB_32_TB/obj/rc_gen_loop[0]/FULL_ADDER

always块下模块的并行执行

我用verilog编写了一个模块来实现D触发器，如下所示：- 模块 d_flip_flop(q,d,clk,复位); 现在，我想使用这个模块实现4位移位寄存器。所以我必须执行...

定义字符串结果的辅助函数？

在我的Verilog代码中，我有这样的语句 $display(" %s r%h, r%h", instrH == ALU8_ADD ？ “添加” ： instrH == ALU8_ADC ？ “ADC”： 指令H ==

Verilog 辅助函数来定义字符串结果？

在我的Verilog代码中我有这样的语句 $display(" %s r%h, r%h", instrH == ALU8_ADD ？ “添加” ： instrH == ALU8_ADC ？ “ADC”： 指令H == AL...

防止 Systemverilog 文本替换宏中的参数替换

`定义 CONNECT(i) \ some_mod inst1 (.i(i)); 模块测试(); 逻辑a； `连接(a) 终端模块 在 CONNECT 宏中，如何防止在 some_mod ins 的“.i”部分中将 a 换成 i...

使用向量串联和复制构建一个从 1 开始、后跟 0 的向量

我有以下 Verilog 代码，它抛出一个我无法完全弄清楚的错误： 模块错误#(参数WIDTH = 8); reg [宽度 - 1:0] v; 初始开始 <= {1'b1, {

使用向量串联和复制在 Verilog 中构建以 1 开头、后跟 0 的向量

我有以下 Verilog 代码，它抛出一个我无法完全弄清楚的错误： 模块错误#(参数WIDTH = 8); reg [宽度 - 1:0] v; 初始开始 <= {1'b1, {

为什么我的代码总是触发case语句中的默认条件？

我正在学习 Verilog 并尝试构建一个 32 位 Galois LFSR，抽头位于位位置 32、22、2 和 1。 这是我的代码： 模块顶部模块（ 输入时钟， 输入复位，//高电平有效

为什么我的verilog代码总是触发case语句中的默认条件？

我正在学习 Verilog 并尝试构建一个 32 位 Galois LFSR，抽头位于位位置 32、22、2 和 1。 这是我的代码： 模块顶部模块（ 输入时钟， 输入复位，//高电平有效

HDLBits Dff8p - 使用生成循环时重置不起作用

我正在尝试解决这个 HDLBits 问题，但在提交以下代码时出现了我的问题： 模块顶部模块（ 输入时钟， 输入复位， 输入[7:0]d， 输出[7:0]q ）； ...

从表达式定义常量

我知道我可以在verilog中非常静态地定义常量： `定义 FETCH_1 0 `定义 FETCH_2 1 `定义ADD_1 2 ... `定义PUSH_2 134 是否可以从表达式创建常量，例如