vhdl 相关问题

VHDL(VHSIC硬件描述语言)是一种用于电子设计的语言,用于描述FPGA(现场可编程门阵列)和IC(集成电路)等数字系统。

将modelsim intel starter VHDL版本设置为2008

我正在尝试使用 VHDL 2008 中的一些东西(当然,可以用 2002 年完成,但 2008 年要干净得多)。如果我在命令行中编译文件并手动设置版本,它就会成功,...

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VHDL 中的二进制编码十进制计数器

我已经用VHDL编写了这个BCD计数器,但是第10位计数器对每个时钟周期进行计数,而不是一次,所以输出不是从09到10,而是09,19,29,39,...直到bcd1_溢出...

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我的VHDL ALU代码无法输出加法结果,但输出减法结果就好?

我第一次编写测试平台,但它不起作用。它适用于仅具有加法和减法的简单 4 位 ALU,处理无符号数,并且上溢/下溢应该通过...

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使用VHDL模拟寄存器和增量器

我设计了一个由寄存器和增量器组成的电路。每一个都应该为另一个提供输入,导致 PC 在时钟的每个上升沿递增 4。该...

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在 VHDL 中添加 1 个 4 位和 1 个 3 位输入

我正在尝试用 VHDL 设计一个具有 4 位和 3 位无符号输入的 ALU。但是我调整输入大小的尝试失败了,因此加法操作将“X”作为输出。 这是我的...

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4 输入与非门使用 2 输入与非

我正在尝试仅使用 2 个输入 nand 创建一个 4 输入 nand,而这个并没有给我正确的模拟。 实体 NAND4_YourName 是 端口(A、B、C、D:在 STD_LOGIC 中; Y:出STD_LO...

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在 vhdl 中计算(并验证)以太网 FCS (crc32)

我正在使用 Spartan 3E 入门套件,并尝试通过 100MBit 链路接收其上的以太网帧。 对于那些不知道的人,该板具有 PHY 芯片,暴露接收时钟...

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使用 T 触发器的 VHDL 中的 FSM

我刚刚开始学习VHDL编程,在理解这个问题时遇到一些困难。我有一个功能正常的 T 触发器 VHDL 代码(见下文),我知道我可以在程序中调用它

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VHDL 10^x LUT 带选择

我必须编写一个VHDL代码来计算0到9之间(包括0和9)之间的x整数值的10^x函数。实体应该有一个 4 位无符号整数 (std_logic_vector)

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如何使用 Xilinx ISE Impact 将用户数据存储到 NOR 闪存?

我正在开发一个 HDL 项目,需要将设备与 Spartan-6 FPGA 连接,并将校准数据存储到连接到 FPGA 板的 NOR 闪存 (Winbond25Q64FV) 上。 有人可以...

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如何实现2bit karatsuba算法的Vhdl代码

我正在尝试编写有关 karatsuba 算法的 vhdl 代码,但在以下代码中遇到有关运算符 + 的错误,无法确定精确的重载匹配。如果有人可以帮我解决代码

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如何避免行为 vhdl 代码模拟中出现故障?

我一直在尝试为计数器编写VHDL代码。 最终,我想获取输出值,用常量值检查它,并查看计数器是否达到常量值。如果它是...

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当我遇到以下IP编译错误时我该怎么办?

我正在尝试使用 ip 目录中的浮点 ip。我能够成功生成输出产品,但每当我尝试模拟时,都会收到以下错误: “xvhdl --incr --

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VHDL Vivado:我可以从测试台中的单独 std_logic 输入创建变量 std_logic_vector 吗?

我正在尝试构建一个 ALU,我想用循环来测试它,问题是我有单独的 std_logic 输入,对于循环我需要一个输入向量。 我尝试制作输入向量...

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VHDL Vivado:我可以从测试台中的单独 srd_logic 输入创建变量 std_logic_vector 吗?

我正在尝试构建一个 ALU,我想用循环来测试它,问题是我有单独的 std_logic 输入,对于循环我需要一个输入向量。 我尝试制作输入向量...

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VHDL:对正常信号使用上升沿

如果我们按照此接受的答案中的建议生成“clock_enable”信号: 在非时钟信号上使用上升沿是不好的做法吗?还有其他选择吗? 喜欢: 发信号给我的信号...

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为 Lattice ICE40 实例化 SB_IO_D 以用于 VDHL 中的输入时出错

我正在使用 Lattice Ultra ICE5LP。我正在尝试使用其中一个 RGB 引脚作为常规输入 (in1_i)。我知道我必须实例化 SB_IO_OD。我正在使用VHDL。 我在使用 Lattice Synthei 时遇到错误...

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输入整数

我有以下内容(不综合): IEEE 图书馆; 使用 ieee.std_logic_1164.all; 使用 ieee.numeric_std.all; 使用 ieee.math_real.all; 图书馆工作; 使用work.bus_pkg; 实体 gpio_controller 是 ...

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是否可以通过一次操作来填充数组?

在C中,你可以这样做: int a[5] = {1, 2, 3, 4, 5}; 在 VHDL 上,我需要在函数中做同样的事情。现在看起来像这样: 类型 rom_type 是 std_logic_vector(1 downto 0) 的数组(0 到 1);

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如何在行为vhdl中使用组件

我创建了一个带有核心生成器的分割器。它创建一个如下所示的组件: 组件divider_core 港口 ( 时钟:IN std_logic; rfd:输出 std_logic; 被除数:IN std_logic_VECTOR(31 downto...

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