vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

VHDL中的变量使用

我在VHDL中看一些代码，看到这个例子：信号count : 整数范围0到宽度; begin process(clk, rst) 变量temp : 整数范围0到宽度; begin temp := ...

variables signals vhdl

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VHDL with-select错误，期待"("，或一个标识符或一元操作符[重复]。

我正在用VHDL写一个2位4输入的多路复用器完全基于一个真值表。我正在使用with-select语句Code . 然而，我得到以下错误信息。最后4位的错误信息...

vhdl fpga quartus intel-fpga

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simple_force_assignment

我正在做一份过去的试卷准备考试，其中一道题显示了这个波形。现在我当然知道你可以把代码一行一行地写出来像这样: sig1 <='1'; ...

vhdl test-bench

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可重复使用的方式将双向记录分配给另一个人。

我使用的是UVVM AXI-Stream VVC。它把AxiStream接口定义为一个记录类型，为了简洁起见，在本题中缩短了。所以，给定这个记录类型，它包含了要进入的两个信号...。

vhdl

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xilinx vivado：从tcl中读取组件.xml文件到项目中。

假设我的一个vivado项目设置如下：创建一个区块设计实例化一些IP核，然后把它们连在一起导出区块设计中的IO，点击区块...

vhdl verilog xilinx vivado

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在同一个应用程序中，inout端口可以作为in和out工作吗？

我想写一个包含inout port的vhdl代码，但我有一个疑问，就是inout port在同一个程序中是否可以同时作为输入和输出，就像我知道使用inout pin的原因是为了让它 ...

vhdl microcontroller avr digital

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vhdl中是否有一个函数可以检查端口是连接还是打开？

在VHDL中，允许将一个组件的输出端口打开。是否有一个函数可以从组件内部检测到这一点，从而可以生成其他硬件？我不想等待......

vhdl

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Quartus RTL查看器参数与VHDL代码不同步。错误(10344) VHDL

我是参照 "https:/github.comeigenpiFace-Detection-on-FPGA "的项目做的。我打算把OV7670摄像头换成Terasic-D5M摄像头。我尝试改变输入参数...

vhdl fpga face-detection quartus

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在VHDL中实现以太网MDIOSMI接口

我正在做LXT972M PHY收发器与LPC2368芯片的连接。我已经做了RMII到MII的转换器，但我不知道如何在VHDL中实现那个双向MDIO信号。由于我...

arm vhdl fpga ethernet spartan

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移植映射到多个实体的最佳方法

如果某个实体需要在另一个 "顶层 "实体中被多次引用，那么最好的方法是什么？例如，给定某个实体My_Entity（此处为简化描述）：......。

vhdl

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将RGB图像转换为灰度的VHDL代码 [关闭]

我需要用Vivado编写一段VHDL代码，将RGB图像转换成灰度图像。我真的不知道该从哪里下手，谁能帮帮我？先谢谢你了!

vhdl rgb fpga grayscale vivado

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无法在合成后运行vivado

我正在尝试进行后期综合功能仿真。当我为行为模拟运行代码时，我得到了输出，一切运行正常。但是，当我运行后期合成时，我得到以下信息...

vhdl simulation fpga xilinx vivado

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VHDL“此处不允许使用非共享变量声明”

我有此代码本质上计算2数字库IEEE的mod；使用ieee.numeric_bit.all;实体resto是端口（时钟，复位：以位； inicio：以位； fim：...

vhdl hdl ghdl

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如何在系统级别使用VUnit

我有一个包含多个结构实体的项目，每个结构实体都具有如下图所示的子实体。现在，我正在尝试计划测试阶段。我已经检查了UVVM，OSVVM和VUnit，然后... ...>

unit-testing vhdl vunit

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对vhdl中的相同信号进行多重写操作

我有n个计算特定哈希值的组件，我不知道它们何时完成。完成后，他们应该将找到的哈希发送到主组件，这与...

signals vhdl

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我如何将信号输出作为慢时钟域生成，而慢时钟域是快速时钟域的倍数？

我有一个使用40-60 MHz时钟域的FPGA。我的输出将是该时钟域的慢倍数。因此，如果我有40 MHz振荡器，则输出接口将为5 MHz。我...

vhdl clock digital

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为VHDL中的D触发器复位设置一个独立的if子句是否合法？

我有下面的代码描述了某些寄存器：DCR_WR_REGS_P：如果上升Redge（CLK）然后开始DCR_WRITE ='1'，则开始（CLK）处理，如果C_BASEADDR（0 ... ...）>

vhdl flip-flop

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具有多个输出的FPGA LUT

我正在设计一个mandelbrot查看器，并且正在设计用于平方值的硬件。我的平方器是递归构建的，其中一个4位平方器依赖于2个，2位平方器。所以对于我的16位平方器，...

vhdl fpga rom

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为何合成后的输出信号不能照常工作？

我编写了一个小的VHD文件，用于模拟正交解码器的行为，如下所示。按预期使用通用测试台进行设计仿真。但是生成了...

vhdl modelsim quartus register-transfer-level

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VHDL分配值，取决于下降沿/上升沿

此组件用于检测外部脉冲，并根据特定的输入（cs），选择是否必须依靠上升沿或下降沿，但显示下一个问题：错误（10028）：...] >

vhdl electronics digital

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