vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

VHDL分配值，取决于下降沿/上升沿

此组件用于检测外部脉冲，并根据特定的输入（cs），选择是否必须依靠上升沿或下降沿，但显示下一个问题：错误（10028）：...] >

vhdl electronics digital

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VHDL分量多路复用器在modelsim中不返回值

我正在尝试使用带端口映射的加法器，mux2和mux4组件制作ALU。我已经编写了ALU，它通过编译即可。问题是当我尝试在modelsim中给出值时，加法器工作正常，...

vhdl modelsim quartus mux

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vhdl中具有结构设计的多路复用器

我对VHDL完全陌生，我想在不使用其他门的情况下为逻辑含义S0 =>实现以下MUX。我想使用结构设计，但是我的主要问题之一是...

vhdl hardware hdl xilinx-ise hardware-design

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VHDL 1个时钟的信号延迟，另一个时钟的2个时钟的延迟

有人可以向我解释为什么我的计数有一个刻度延迟，而我的总数有两个刻度延迟吗？我是一个初学者，所以对某些人来说这似乎微不足道，但是我真的不明白这个问题。这模拟了...

vhdl delay clock

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VHDL中两个连续信号分配（一个带延迟）如何工作

我在一个过程中有一段这样的代码：A <='1'; 5秒后为<='0'；是否先将A设置为1，然后在5秒后将A设置为0？如果没有，我应该如何调整？

vhdl fpga

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VHDL：无法推断“ c [0]”的寄存器，因为其行为与任何受支持的寄存器模型都不匹配

嗨，我对此有疑问。如果...

vhdl counter

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是否可以通过使用Quartus调用VHDL代码中的Verilog函数

我目前正在审查2种类型的代码（VHDL和Verilog）。我试图通过使用Quartus将Verilog的某些功能组合到VHDL代码中。是否可以直接在Quartus中进行？或任何...

vhdl verilog quartus

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VHDL代码中的额外变量分配使其无法工作，并得到错误“无法推断寄存器”和“无法实现寄存器”

每当我得到一个额外的“ i2c_send_flag <='1';时，我都会在下面的代码中遇到错误；在我的过程中排队。我不明白为什么代码在添加此行之前有效，而在我...

vhdl synthesis

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在VHDL中的（2）个模块之间链接（2）个投标人端口

我有一个FPGA，它接受来自两个微控制器的8位地址和数据总线（两个都使用1条总线）。使用2：1多路复用器，我的FPGA一次只能选择一个设备输入（地址和数据）...

vhdl fpga bidirectional mux inout

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VHDL：按钮反跳（或视情况而定，不反跳）

我已经阅读了其他文章，但似乎无法解决我的问题。我是VHDL的新手，所以我确定这是一个简单的修复。简而言之，该按钮不会抖动。代码进行编译并生成位流程序。在...

vhdl fpga xilinx vivado debounce

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VHDL不区分大小写

我已经看到使用VHDL关键字的大写字母，可能是出于编码风格的原因，例如IF-THEN-ELEIF-ELSE-END IF;图书馆IEEE;使用numeric_std.ALL;但是，它说VHDL“ ...

vhdl case-insensitive

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用2个时钟模拟VHDL Modelsim双端口RAM

我需要一个具有2个时钟的双端口RAM的测试台的帮助，其中地址A（写）与CLK A同步，地址B（读）与CLK B同步。这是ModelSim中的代码：使用...

vhdl ram modelsim test-bench

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VHDL实体定义

我正在使用Internet上的一些资源来学习处理器和主板设计，但遇到错误：VHDL：语法错误即将结束。我对此很陌生，似乎无法指出...

vhdl xilinx-ise

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为什么在VHDL中出现此“实体未分析错误”

我正在GHDL中运行我的VHDL代码，并得到这2个错误”类关键字（例如'variable'是可预期的”和“未分析实体文件名”。我什至不知道如何弄清楚什么...

entity vhdl inout

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Xilinx中超出了非静态环路限制

我在VHDL中有此代码：IEEE图书馆；使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;使用ieee.NUMERIC_STD.all;实体Div是Port（Ain：STD_LOGIC_VECTOR（6到0）; ...

vhdl xilinx

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VHDL中使用fpga的中断处理

我正在编写fpga和dsp的交互，它们需要与vhdl中的双端口内存共享dpram控件进行交互。我的外部IO从一侧的SPI总线传到要传送的fpag ...

vhdl interrupt fpga interrupt-handling

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带有numeric_std的结构加法器（2种）

我有以下VHDL代码以使用结构体系结构实现加法器，所以首先我必须在两个.vhd文件中使用软件包numeric_std进行基本加法器：这是adder.vhd ...

vhdl instance

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可以约束类型的子类型的意义是什么？

具有从此处定义的VHDL子类型信号ShortInt：整数范围0到255；子类型SHORT整数范围0到255；我会这样使用short吗：signal ShortInt：SHORT;为什么我不只是...

vhdl

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vhdl中的时钟分频器，从100MHz到1Hz代码

我编写了这段代码，将时钟分频为一个nexys4 fpga，默认情况下其集成时钟为100Mhz频率，我需要将其分频为1hz。有人可以告诉我它是否正确...

vhdl fpga clock

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通过Time Quest分析器进行FMAX分析

我是VHDL的新手，这是我在StackOverFlow上的第一篇文章。我已经用VHDL编写了这段代码。除了TimingQuest Analyzer之外，其他所有东西都运行良好。我不知道为什么，但是如果我尝试使用TimingQuest ...

vhdl fpga quartus

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