vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

如何在vhdl进程内部合成顺序语句？

我在理解vhdl进程内部的顺序语句是如何合成时有些困难。 IEEE标准参考手册Std 1076-2008指出：顺序语句用于...

vhdl sequential

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围绕带有inout端口的systemverilog接口的Verilog包装器

我刚刚从微米下载了DDR4接口的行为模型。令我惊讶的是，他们将端口完全转换为系统接口，当将此模型连接到...

vhdl verilog

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VHDL内部的多个非嵌套if语句处理不良做法吗？

我使用VHDL几个月，当我希望顺序评估某些条件时，有时会使用非嵌套的if语句构建这种过程：如果上升边缘（...

if-statement vhdl synthesis

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使用Modelsim SE实例化VHDL体系结构中的Verilog模块

我正在尝试编译其中实例化了Verilog核心的VHDL核心。不幸的是，我不允许修改任何代码，因为它们在其他人的库中。 VHDL ...

vhdl verilog modelsim

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If语句在循环中，导致闩锁，并且在修复后，循环不起作用

目前，我正在为一个大学项目工作，遇到了一个问题。因此，我在一个过程中编写了一个循环，并在软件中编写了一个LATCH，但是仿真的工作方式是我想要的...

vhdl

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VHDL未连接警告，四位密码锁

我正在做一个项目，但我没有弄清楚。我只是看不到我在做什么错。任何建议都将受到高度赞赏。该项目在VHDL中，大约为4位...

vhdl fpga xilinx xilinx-ise

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用于使用条件逻辑生成

我正在实现以下模块：库ieee;使用ieee.std_logic_1164.all;实体Grant_Logic是通用的（N：正：= 4）;端口（Priority_Logic0：in ...

vhdl

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如何在VHDL中测试矢量多路复用器的所有情况？

这是我的第一个VHDL代码，我有一个具有8位矢量输入的多路复用器（两个输入，一个选择位）。如何编写生成所有可能向量的测试函数？库IEEE; ...

vector vhdl test-bench

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找不到ModelSim可执行文件

我现在正在研究VHDL，目前正在使用Quartus 19.1软件。安装后，我尝试了一下该软件，但是当我要在“仿真”上单击“运行功能仿真”时...

vhdl quartus

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模拟失败：事务不在GHDL升序中

我正在尝试使用我以前使用的Makefile运行提供给我的测试平台，并对其进行了一些编辑。当我尝试运行模拟时，出现以下错误：。/ ...

vhdl simulation fpga vivado ghdl

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VHDL中的上升边缘是否可合成

在编写此语句时，在我的编码中，它是模拟的，但不能合成。为什么？现在我该怎么做才能解决这个问题？？？ IF（（DS0 ='1'或DS1 ='1'）和上升边缘（DS0）和上升边缘（DS1）...

vhdl

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OSVVM vs. VUnit vs UVVM：VHDL验证

[将基本的VHDL测试平台与BFM结合使用多年。我想改善我的测试台方法。据我所知，更常见的开放式VHDL单元/框架/方法是OSVVM，VUnit和...

vhdl vunit

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在MAX10 FPGA上使用PLL产生优于400Mhz的时钟信号

我正在使用10M50 FPGA通过MIPI-CSI2从摄像机读取数据，但是板上的时钟运行得不够快。因此，现在我正在尝试使用PLL生成更快的时钟信号。我是...

vhdl clock intel-fpga

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难以在VHDL中实现ALU条件的未签名组件

我必须创建一个ALU，该ALU具有添加，无符号，子，子无符号和，或xor，或slt和slt无符号的条件。我很难实现包含未签名的设计...

vhdl unsigned alu

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将+1加到输出（VHDL / GHDL）上的问题

我们的任务是制作一些代码，该代码将转换两个输入（A和B），并使用以下公式获得结果（X ^ 2 +1）。我们认为我们走在正确的轨道上，但不断收到错误代码“ ...

vhdl ghdl

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我无法在VHDL中为我的输出分配值

我对VHDL感到很愚蠢，实际上，我完全讨厌这种语言，并且只使用它是因为由于一个项目我不得不这样做，并且在陈述时遇到麻烦。基本上，我是...

vhdl fpga xilinx

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是否可以在vhdl的case语句内创建循环？

我想知道是否有一种方法可以在vhdl的case语句内创建循环。目前，我的代码为CASE A1 IS，当“ 00000” => RD1 <= REG0;当“ 00001” =＆...

vhdl

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VHDL过程减速度

PROCESS（X，Y）BEGIN OUT <= X; OUT <= OUT或Y;结束过程；我是VHDL的新手，我正在测试分配逻辑值的方法。这条语句是对两个值进行OR的一种可行方法吗？

vhdl

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for循环VHDL中的If语句

我想对8个输入和一个if语句进行for循环。我的目的是查找这8个端口中的最小端口。我知道这是什么错误，但是当（i）取值时我想使（Ι-1）之7。有什么想法吗？如果（...

for-loop if-statement vhdl min quartus

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（（vhdl）预期类型=当前类型类型错误

我不断收到一条错误消息：第25行：在num_values附近键入error；当前类型无符号；预期类型为无符号。它应该已经是该类型了，我认为在...

queue vhdl

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