vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

如何制作vhdl Mealy状态机？

“我正在编程一个VHDL（modelsim）状态机（Mealy的机器），我在Internet上找到了此代码，但是如果启动它会给我以下错误，请提前帮助我：” **错误：D： / ...

state vhdl fpga

回答 1 投票 0

是否有找到第一位'1'的捷径？

我想在函数中向您显示标题中提到的问题。 find_first_one（signal a：std_logic_vector（...））{return bit_number}意思是说，我们有一个信号'10010100'...

bit-manipulation vhdl fpga

回答 1 投票 0

为什么要尝试在VHDL中创建同步复位“在NOT（时钟沿）条件下不保持其值”

[Good Day，我写了以下实体：库ieee;使用ieee.std_logic_1164.all;使用ieee.std_logic_unsigned.all;使用ieee.numeric_std.all;实体ADC接口是通用的（adc_id ...

vhdl

回答 2 投票 0

需要VHDL代码说明（std_logic_vector）

1）std_logic_vector（data_width-1降至0）在这段代码中，我不理解（-1降至0）。我知道这告诉我们它是8位。但是不了解如何？例如，（7 donwto 0）是...

vhdl fpga

回答 1 投票 0

将VHDL端口连接到UVM中的系统Verilog接口定义

当我尝试将VHDL中的多维用户定义类型连接到UVM环境中的系统Verilog时，在脚踏车工具链仿真中遇到了这个问题。为了使其更清晰，下面是...

vhdl system-verilog uvm cadence

回答 1 投票 1

读取GHDL / VHDL中的文件

我正在阅读vhdl中的文本文件。有很多例子，但是我很好奇为什么这个最小的展示例子在GHDL中不起作用。它在ModelSim（由Mentor）中工作。这是...

io vhdl ghdl

回答 1 投票 0

VHDL输出端口上没有驱动程序

我正在VHDL中做我的第一个项目，我尝试使用mux实现8位桶形移位器。这是一个块（8个mux链）的代码：LIBRARY ieee;使用ieee.std_logic_1164.all;使用工作。...

vhdl warnings simulation modelsim

回答 1 投票 0

VHDL综合警告FF /锁的常数值为0

我正在尝试一些代码，这些代码本质上涉及使用FPGA并从温度传感器读取值。代码如下：库IEEE；使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_ARITH ....

warnings vhdl synthesis

回答 3 投票 4

双向双向信号（输入）

我有一个Flash IC，我试图在两个CPU之间共享，在给定的时间里只有1个CPU可以使用Flash。这由单根控制线SEL决定。我已经设置了一个简单的2to1多路复用器来处理...

vhdl quartus

回答 1 投票 0

当我为函数提供期望的子类型参数的父代时会发生什么？

[当试图从numeric_std包中找出shift_right函数的细节时，我注意到count参数是子类型NATURAL：function shift_right（ARG：UNSIGNED; ...

vhdl

回答 1 投票 0

在VHDL中用modelsim编程加法器时出错

错误：C：/Users/username/dir1/dir2/sumador_modelo.vhd（11）：在“ NOT”附近：（vcom-1576）期待'）'。错误：C：/Users/username/dir1/dir2/sumador_modelo.vhd（12）：VHDL编译器正在退出。图书馆ieee; USE ...

vhdl modelsim

回答 1 投票 0

VHDL泛型的用法

我正在学习VHDL，但我还不了解如何正确使用泛型。假设我需要使用具有可变位数的2：1 MUX描述不同的多路复用器。我们称它为...

generics vhdl digital design

回答 1 投票 1

Nexus 3 Spartan 6 FPGA中的渐变颜色显示-VHDL

我正在尝试使用Spartan 6板显示颜色渐变。由于我当前使用的Spartan 6板卡仅支持VGA的8位，因此如果没有硬的话，我将无法显示RGB颜色...

vhdl gradient fpga display vga

回答 1 投票 -1

端口声明中的自定义类型vhdl

我想使用程序的自定义输出端口。我已经阅读了端口声明中可以使用自定义类型吗？但这不能解决我的问题。在my_package.vhd中：包my_package的类型为...

vhdl

回答 1 投票 0

VHDL操作数在合成期间具有不同的长度误差

我有一个代码段，它将两个可变长度向量连接起来，并对结果与另一个固定长度向量进行异或。相关向量的可变长度不会影响...

concatenation vhdl xor vivado

回答 1 投票 0

具有OSVVM的GHDL

我正在尝试让OSSVM与EDA Playground上的GHDL一起使用。（说实话，我以为我已经拥有了，但它没有用）。我也无法在命令行上运行它。因此，给定代码在...

vhdl ghdl

回答 1 投票 0

运行模拟时，VHDL中的ALU标记未更新

到目前为止，当我在测试台上进行仿真时，除了Cout（进位）和V（溢出）外，其他所有东西都按预期工作。当执行加法和减法时，我会得到不变的我们。我执行了一些...

vhdl overflow flags alu test-bench

回答 1 投票 0

Spartan 3E数组索引

我从2010年开始在VHDL中研究Pedroni的电路设计和仿真。我有一个Open3S500E开发板，正在使用Xilinx ISE 14.7（较新的版本不支持Spartan 3）。我被困在“ ...

arrays indexing vhdl spartan

回答 1 投票 0

systemVerilog中VHDL数据类型整数的对应部分是什么？

我正在尝试为我的VHDL设计编写一个systemVerilog测试平台。问题是数据类型。例如，在VHDL中，我有：punti_retta：超出整数范围255到0； fdata_in：以整数...

vhdl system-verilog

回答 2 投票 -1

任意代码的逻辑综合

我已经完成了制作物理逻辑门的项目，现在正在寻找一种将任意程序转换为一系列逻辑门的方法，以便可以使用它们。我需要一个可以使用...

logic vhdl verilog synthesis

回答 2 投票 2

vhdl 相关问题

最新问题