vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

端口声明中的自定义类型vhdl

我想使用程序的自定义输出端口。我已经阅读了端口声明中可以使用自定义类型吗？但这不能解决我的问题。在my_package.vhd中：包my_package的类型为...

vhdl

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VHDL操作数在合成期间具有不同的长度误差

我有一个代码段，它将两个可变长度向量连接起来，并对结果与另一个固定长度向量进行异或。相关向量的可变长度不会影响...

concatenation vhdl xor vivado

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具有OSVVM的GHDL

我正在尝试让OSSVM与EDA Playground上的GHDL一起使用。（说实话，我以为我已经拥有了，但它没有用）。我也无法在命令行上运行它。因此，给定代码在...

vhdl ghdl

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运行模拟时，VHDL中的ALU标记未更新

到目前为止，当我在测试台上进行仿真时，除了Cout（进位）和V（溢出）外，其他所有东西都按预期工作。当执行加法和减法时，我会得到不变的我们。我执行了一些...

vhdl overflow flags alu test-bench

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Spartan 3E数组索引

我从2010年开始在VHDL中研究Pedroni的电路设计和仿真。我有一个Open3S500E开发板，正在使用Xilinx ISE 14.7（较新的版本不支持Spartan 3）。我被困在“ ...

arrays indexing vhdl spartan

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systemVerilog中VHDL数据类型整数的对应部分是什么？

我正在尝试为我的VHDL设计编写一个systemVerilog测试平台。问题是数据类型。例如，在VHDL中，我有：punti_retta：超出整数范围255到0； fdata_in：以整数...

vhdl system-verilog

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任意代码的逻辑综合

我已经完成了制作物理逻辑门的项目，现在正在寻找一种将任意程序转换为一系列逻辑门的方法，以便可以使用它们。我需要一个可以使用...

logic vhdl verilog synthesis

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如何在Atom中查看VHDL语法错误？

我想使用Atom进行VHDL开发。 language-vhdl插件提及，该语法突出显示刚刚添加。但是，没有语法错误显示。如何查看Atom中的语法错误？

vhdl syntax-highlighting atom-editor

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具有命名关联的总体排序

我正在努力理解集合的位顺序，特别是因为我使用了名称关联。总线定义为（0到3）和（3到0），但是由于我使用了命名关联，所以为什么...

vhdl aggregates

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您如何在VHDL中适当地乘以std_logic：vector？

因此，我正在尝试做一个模块来操纵sg90伺服电机。但是我在架构的一部分上遇到了问题。该模块有一个6位的控制项，我希望将伺服电机放置在其中...

vhdl quartus intel-fpga

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用于发送串行字节的简单VHDL测试台程序？

我正在尝试消除设计中的位重冲击，并使用一个过程从DUT外部发送测试信号。序列化消息的格式为起始位'0'，该字节以MSB首先，并且...

vhdl fpga hdl

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如何向双向4位计数器（循环）添加最大值？

我有这段代码，它是一个双向计数器，在周围循环。现在，我想添加一个输入（可能来自开关等），该输入控制计数器的最大值，例如，如果...

vhdl fpga electronics quartus vhd

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将初始值分配给VHDL向量

我只是在学习VHDL的语法，我想为Qout（0）分配初始值'1'，其余的为'0'。我找不到能显示正确语法的参考。这给了我一个错误：...

vhdl

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乘数成分

我正在尝试为VHDL中的4x4乘法器构建组件，我在理解一些内容时遇到了一些麻烦。我正在尝试编写VHDL代码来表示下面的以下组件：编辑：I ...

vhdl multiplication circuit

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4x4乘法器的VHDL代码，使用移位和加法

我正在尝试使用完全加法器在VHDL中构建4x4乘法器，我对VHDL相当陌生，在理解某些内容时遇到了一些麻烦。我正在尝试编写VHDL代码来表示以下内容...

vhdl cpu-architecture multiplication circuit ladder-logic

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VHDL中的FSM的1、2或3进程意味着什么？

似乎有很多关于如何在VHDL中编码有限状态机（FSM）的争论。人们谈论1进程，2进程或3进程FSM时，好像每个人都完全了解它的意思，并且...

coding-style vhdl fsm

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在VHDL中具有多方向记录的顶级端口

我想使用记录，因为我有多个端口，这些端口同时由多个信号组成。问题是有些信号进入而有些信号掉了（特别是AXI流）。我想...

vhdl

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我如何编写程序计数器的vhdl代码？ [关闭]

我如何编写PC：程序计数器的vhdl代码？在此处输入图像描述

vhdl fpga processor

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VHDL案例选择不是局部静态的

此代码与某些工具Aldec Riviera Pro兼容，但与其他工具不兼容GHDL（错误选择必须是本地静态表达式）LIBRARY IEEE;使用IEEE.std_logic_1164.ALL;使用IEEE.numeric_std.ALL; ENTITY ...

vhdl ghdl

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麻烦创建有限状态机

我正在为给我的任务创建状态机和vhdl代码。它涉及一台使用FPGA控制其功能的机器。它具有100 MHz的时钟，占空比为50％。用户...

vhdl fsm digital-logic

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