vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

如何在Atom中查看VHDL语法错误？

我想使用Atom进行VHDL开发。 language-vhdl插件提及，该语法突出显示刚刚添加。但是，没有语法错误显示。如何查看Atom中的语法错误？

vhdl syntax-highlighting atom-editor

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具有命名关联的总体排序

我正在努力理解集合的位顺序，特别是因为我使用了名称关联。总线定义为（0到3）和（3到0），但是由于我使用了命名关联，所以为什么...

vhdl aggregates

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您如何在VHDL中适当地乘以std_logic：vector？

因此，我正在尝试做一个模块来操纵sg90伺服电机。但是我在架构的一部分上遇到了问题。该模块有一个6位的控制项，我希望将伺服电机放置在其中...

vhdl quartus intel-fpga

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用于发送串行字节的简单VHDL测试台程序？

我正在尝试消除设计中的位重冲击，并使用一个过程从DUT外部发送测试信号。序列化消息的格式为起始位'0'，该字节以MSB首先，并且...

vhdl fpga hdl

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如何向双向4位计数器（循环）添加最大值？

我有这段代码，它是一个双向计数器，在周围循环。现在，我想添加一个输入（可能来自开关等），该输入控制计数器的最大值，例如，如果...

vhdl fpga electronics quartus vhd

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将初始值分配给VHDL向量

我只是在学习VHDL的语法，我想为Qout（0）分配初始值'1'，其余的为'0'。我找不到能显示正确语法的参考。这给了我一个错误：...

vhdl

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乘数成分

我正在尝试为VHDL中的4x4乘法器构建组件，我在理解一些内容时遇到了一些麻烦。我正在尝试编写VHDL代码来表示下面的以下组件：编辑：I ...

vhdl multiplication circuit

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4x4乘法器的VHDL代码，使用移位和加法

我正在尝试使用完全加法器在VHDL中构建4x4乘法器，我对VHDL相当陌生，在理解某些内容时遇到了一些麻烦。我正在尝试编写VHDL代码来表示以下内容...

vhdl cpu-architecture multiplication circuit ladder-logic

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VHDL中的FSM的1、2或3进程意味着什么？

似乎有很多关于如何在VHDL中编码有限状态机（FSM）的争论。人们谈论1进程，2进程或3进程FSM时，好像每个人都完全了解它的意思，并且...

coding-style vhdl fsm

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在VHDL中具有多方向记录的顶级端口

我想使用记录，因为我有多个端口，这些端口同时由多个信号组成。问题是有些信号进入而有些信号掉了（特别是AXI流）。我想...

vhdl

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我如何编写程序计数器的vhdl代码？ [关闭]

我如何编写PC：程序计数器的vhdl代码？在此处输入图像描述

vhdl fpga processor

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VHDL案例选择不是局部静态的

此代码与某些工具Aldec Riviera Pro兼容，但与其他工具不兼容GHDL（错误选择必须是本地静态表达式）LIBRARY IEEE;使用IEEE.std_logic_1164.ALL;使用IEEE.numeric_std.ALL; ENTITY ...

vhdl ghdl

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麻烦创建有限状态机

我正在为给我的任务创建状态机和vhdl代码。它涉及一台使用FPGA控制其功能的机器。它具有100 MHz的时钟，占空比为50％。用户...

vhdl fsm digital-logic

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VHDL条件类型生成（FW的味道）

我正在用具有不同传感器的机器人进行DIY项目。因此，我试图为所有这些代码提供最大的通用代码，在这里我想到了一个问题：可以执行以下操作：if ........

if-statement package vhdl generate

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如何在vhdl v93或v2002中的端口映射中连接2D数组

这是我的组件，类型和信号：类型t_data_bus_array是std_logic的array（自然范围<>，自然范围<>）；组件信用通用（...

arrays vhdl hdl

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VHDL中的多维别名

我想问问是否可以在VHDL中对多维数组使用别名，以及如何解决（1）。我在体系结构的开头定义了以下数组>子类型WORD8 ...

vhdl

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VHDL整数定义VHDL-2019的范围是多少？

同时使用VHDL-2019 IEEE规范部分。 5.2.3.1。常规“但是，实现应允许声明其范围完全包含在边界内的任何整数类型–（2 ** 63）...

vhdl

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对于设计事件没有任何约束，我已经指定（标记为目标）约束文件

我有一个学校项目，需要使用Vivado 2018.3在USB HID键盘和VHDL中的Nexys4DDR之间创建通信。我从这里写了Nexys 4键盘演示，... ...>

keyboard vhdl vivado

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Verilog和VHDL之间的对应表达式

在用Verilog编写的rtl的源代码中，有一个变量事件start_simulation;我想执行-> start_simulation;从以VHDL编写的测试台文件中提取。 ...

vhdl verilog fpga

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“ =”函数适用于所有类型，我可以从哪里明确获取它？

在以下代码中，我正在使用numeric_std_unsigned。这定义了“ =”，因此，如果S具有元值，则无论比较对象是什么，它都将始终无法通过比较。图书馆使用...

vhdl

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