vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

我如何将通用数组类型与modelsim一起使用？

这是我的第一个问题，我真的希望你能帮助我，我有两个问题，我的第一个问题是当我将包与主文件分开声明时。我在编译中没有错误，但是我...

vhdl modelsim quartus

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带有AM / PM的VHDL时钟

我为时钟设置了此代码（12小时），但（am / pm）的一部分不起作用。当小时数从11更改为12时，应从“ AM”更改为“ PM”（反之亦然），其余时间工作正常。我...

vhdl clock

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VHDL-来自HEX文件的初始化std_logic_vector数组

我有一个简单的“ RAM”，实现为：type memory_array是std_logic_vector（7降为0）的array（31降为0）；信号ram：memory_array;我想从HEX文件初始化它的内容。我不知道...

file-io initialization hex type-conversion vhdl

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[来自自己实体的VHDL阵列

是否可以声明包含自己的实体的数组？我正在尝试获取16个寄存器（4位地址），并希望使用数组访问它们。我有一个“注册”实体和一个注册-...

vhdl xilinx hdl vivado

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使用自定义包的VHDL

我制作了一个自定义程序包，并尝试在我的代码中使用它。由于某种原因，它无法识别我在包中声明的自定义类型。库IEEE;使用IEEE.std_logic_1164.all; ...

package vhdl

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Vivado可以处理用户定义的物理类型吗？

我为Xilinx XST，iSim，Altera Quartus II，Mentor Graphics QuestaSim和GHDL编写了一些跨平台VHDL库。现在我想移植我的ISE 14.7项目，该项目使用这些库到Vivado ...

vhdl fpga xilinx synthesis vivado

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VHDL LR移位器通报未更新

我在这里有我的代码，但是当我运行我的TB时，我遇到的问题是，当我离开左='1'并且时钟又有另一个上升沿时，我的移位无法进行。这里的目的是使左边...

vhdl

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HDMI和像素时钟| FPGA

嘿，我想从我的Spartan 7（FPGA）中获得HDMI信号。分辨率：640 x 480 @ 60 Hz，25.2MHz用于我的像素时钟。这意味着我总共有（消隐时间）800 x 525 @ 60.0 ...

vhdl spartan

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VHDL-复位复位的锁存器-FSM

我在此过程中遇到问题，如果我包含一个reset语句，则会得到一个推断的闩锁。但是，如果不包含reset语句，则不会在Duty_cycle_triangle上得到推断出的闩锁。...

vhdl fpga fsm

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'高/'低的功能重载>>

我的许多VHDL设计都依赖于“ for ___ generate”循环，在该循环中，我使用generate来实例化具有泛型的组件。这些组件的端口宽度是否经常取决于...

vhdl

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如何在if语句中检查输出信号的状态

我正在尝试检查输出的条件（可以在代码的后面进行设置），但是看来您不能做到这一点。如何在if ...

vhdl

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分频器和随后的信号边缘检测

您好，对于VHDL编程世界来说是非常新的东西，我在实现频率除法器以及检测信号边缘时遇到了问题。该代码在...

vhdl xilinx-ise

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Verilog中的Others =>'1'语句

我一生都在使用VHDL，并且只使用了很短的时间就使用了Verilog，我必须在Verilog中为一个非常大的数组创建一个逻辑，并根据输入条件将其分配为1或0。 ...

vhdl verilog

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VHDL将互斥或数据作为函数来实现

我正在尝试将简单的代码打包到一个函数中。这是VHDL代码：process（CLK，RST）变量newdata：std_logic_vector（7到0）：=（others =>'0'）;变量tempdata：...

vhdl fpga xilinx modelsim

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我如何在VHDL写入和写入行功能中移动下一行

我尝试将VHDL模拟结果写入txt文件。我可以写一些数据。但是我喜欢按行顺序堆叠这些数据。也就是说，保存的数据之间有新的界线。我保护了writeline函数...

vhdl

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各种类型的VHDL数组并置

我正在做一些涉及VHDL编码的大学研究，而我几乎没有经验。我遇到了一些问题并希望获得帮助：我需要阅读...

concatenation vhdl

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您能帮我理解VHDL中的parrallelisme吗？

我知道在一个过程中指令是顺序执行的，信号值直到过程结束才更新，但是我不明白...的原理。]

concurrency vhdl fpga hdl

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或具有灵活大小的std_logic_vector的所有元素

我有一个具有可配置大小的向量，例如信号a_vector：std_logic_vector（size-1降至0）；在配置文件中定义大小的位置。我现在想做的是OR OR all ...

vector vhdl

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7段显示器上数字0000至0099的VHDL代码

我是VHDL的初学者，尝试根据我按的开关在板子（BASYS-3）上写一个从0000到0099的代码。问题是，我需要一个开关来关闭程序，然后...

vhdl xilinx vivado

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DE0纳米LED连续开和关

[请理解我在代码方面的技能很低。我正在努力学习变得更好。我正在尝试使用DE0 Nano板编写VHDL以模拟板上的所有可用LED（其中8个）I ...

vhdl fpga quartus

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