vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

LRM Bug还是Tool Bug？

我有以下代码：library ieee;使用ieee.std_logic_1164.all;使用std.textio.all;实体read_fail是结束实体read_fail; read_fail的体系结构测试是开始进程变量...

vhdl

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如何使用vhdl找到具有最高值的数组索引？

我想找到具有最高值的数组索引。因此可以简单地使用vhdl属性吗？如果是这样，怎么样？ TYPE x_Array是STD_LOGIC_VECTOR（2 DOWNTO 0）的ARRAY（0到3）; ...

vhdl

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用于寄存器的VHDL代码，用于二进制乘法电路

我在二进制乘法电路中为寄存器（制作移位寄存器电路）编写了一段VHDL代码。一旦我在Quartus II中对它进行了分析，就会显示几个语法错误。这是我的 ...

syntax vhdl cpu-registers binary-logic

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为什么VHDL中的乘法有时不能按整数预期工作？

在进行乘法时具有强类型的VHDL中，我希望以下语句最终得到14位输出：frame_addr：out STD_LOGIC_VECTOR（13 downto 0）; ...信号y_pos：...

vhdl

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VHDL设计 - 创建第二个进程中的循环不起作用

我编写了一个VHDL设计，将时钟频率减半，并将此“数据时钟”输出到sclk引脚。我还有一个名为'sda'的数据引脚，我想发送数据。以下代码......

vhdl fpga lattice-diamond

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错误：HDLCompiler：1731 - 找到运算符“+”的'0'定义，无法确定“+”的精确重载匹配定义

我的vhdl代码中有错误。我正在使用ISE设计。我该怎么做才能解决我的问题？图书馆IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用ieee.std_logic_unsigned.all;使用ieee.numeric_std.all;使用 ...

vhdl

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如何在VHDL中初始化记录数组？

我正在初始化一个包含字符串的记录数组。我收到错误HDLCompiler：806第109行：“text_passages”附近的语法错误（下面的代码中的最后一行）。什么是正确的方法......

arrays vhdl record

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VHDL - 取决于泛型的条件属性声明

如何编写一个代码段来评估泛型并相应地创建（或不创建）属性？示例：如果G_MY_GENERIC则属性my_attribute_typ：string; ...

vhdl

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如何在多个依赖的进程中使用敏感列表

我正在编写一个简单的算术方程式代码d = 1 +（k * o）。我的代码中有三个进程。第三个进程依赖于第二个进程，第二个进程依赖于第一个进程。我无法保持...

vhdl fpga

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VHDL程序没有设置输出

这是我的VHDL代码：实体操作是端口（clk16：在std_logic; // 16 MHz输入时钟start_cmd：inout std_logic; //开漏线。当CPLD看到它被拉低时，它一直拉着......

vhdl fpga

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如何用局部变量integer减去输入std_vector？

我有这个输入向量，我必须从我的内部变量实体中减去f11是Port（CLK：在STD_LOGIC中; ANIMATE：在STD_LOGIC中; MAKE：在STD_LOGIC中; ...

vhdl fpga

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如何将数据分配给内部输入端口

我有一个FPGA试图在同一芯片上读取/写入SDRAM的值。 sdram看作IN的是什么，顶级看作OUT，否则。 SDRAM“路径”被实例化并被带到顶部......

input port vhdl assign

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这个VHDL代码是否会导致分配冲突？

在VHDL和其他硬件语言中，我的理解是，一个过程中真正逻辑的所有条件同时发生。我有一个std_logic FLAG变量，在我看来有......

vhdl assign

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错误：“表达式不是常量”与移位单位

我写了下面的代码，为了转移二进制数，我试图为设备cyclonII - EP2C20F484C7编译它，但得到了这个错误：错误（10779）：shiftNbits.vhd（30）的VHDL错误：...

vhdl

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如何从用户VHDL获取多个输入

我想通过键盘读取用户的6位数字，该键盘连接到FPGA板的GPIO引脚。这是我的代码的一部分：信号kp_value：std_logic_vector（3 downto 0）;信号kp_hit ...

vhdl fpga keypad

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具有动态长度的阵列用于模拟

在VHDL中，有没有办法让动态大小的数组进行模拟？我想将它用作列表，即，测试平台反复将值附加到末尾，然后遍历列表。 ...

vhdl

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tic tac toe vhdl学生项目

问题是输出与ifs不匹配。我想要，例如A行如果一切都是1，则输出应该是11.但它不是库ieee;使用ieee.std_logic_1164.all; ...

vhdl

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移位寄存器如何在二进制到bcd转换中工作

我发现这个代码用于12位二进制到bcd转换，但我似乎无法理解移位寄存器部分（只显示状态机部分）。我需要帮助才能理解'＆...

binary vhdl data-conversion bcd

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检测两个时钟域之间脉冲的最佳方法是什么？

我想将脉冲从时钟域clk1传输到另一个时钟域clk2，但我们不知道哪一个比另一个更快！最好的方法是什么？谢谢，

vhdl verilog

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如何在每个计数器更新（可变整数范围）发送一点？

我用VHDL（简单）为我的I2S收发器编写了一个代码。我必须知道在每次计数器更新之后如何发送1,2,3（24位）I2S字的24位之一（带有简短陈述）。 ...

integer range vhdl counter

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