vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

如何在每个计数器更新（可变整数范围）发送一点？

我用VHDL（简单）为我的I2S收发器编写了一个代码。我必须知道在每次计数器更新之后如何发送1,2,3（24位）I2S字的24位之一（带有简短陈述）。 ...

integer range vhdl counter

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8位分频器-VHDL

我是vhdl的新手，我试图使用图像上显示的类似或相同的概念创建一个8位分频器。任何人都可以帮助我。 4bit频率分频器

vhdl 8bit

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HDL中的默认分配是否可靠？

我总是使用默认分配来构建我的设计，因为它使我的代码更少，我认为更具可读性。但是，我了解到默认分配有时可能会出现问题。如果有 ...

vhdl fpga

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VHDL错误（10482）对象std_logic_vector已使用但未声明

我已经编写了一些关于使用全加器作为组件的8位加法器的代码。当我开始编译时，它显示了一个我无法找到的错误。我可能有其他错误，我无法注意到。 ...

compiler-errors vhdl quartus

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如何在VHDL中删除冗余进程

遗憾的是，我不熟悉VHDL，但并不是软件开发的新手。 VHDL中函数的等价性是什么？具体来说，在下面的代码中，我需要去掉四个按钮而不是一个按钮。 ...

vhdl xilinx

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在vhdl中相乘并添加运算符

vhdl中是否有定义*和+运算符的库？我需要乘以并添加超过128位数。如果是，它们是否可以合并？请帮忙。

vhdl fpga

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从文件中读取矩阵

我试图从文件中读取矩阵，它包含灰度图像的像素颜色。在此之后，我将把我读取的数据放入寄存器并对其执行一些操作。 ...

vhdl

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如何将奇偶校验位附加到给定的4位std_logic_vector？

DUT的图像我正在尝试编写由奇偶校验位保护的内部半字节传输。为此，我想写一个发射器/接收器逻辑，如附图所示。所以我有 ...

vhdl

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如何在VHDL中解决我的代码错误？

我做了一个做算术和逻辑运算的代码。但是当我进行编译时，报告显示我有很多语法错误。我是VHDL的初学者，我真的不知道如何纠正...

syntax-error vhdl quartus

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std_logic_vector（to_unsigned（X，Y））;

这是一个测试平台，我有这些信号：信号DATA_INPUT：std_logic_vector（0到31）; signal rand_num：integer;我试图将随机数放入这个32位信号：...

vhdl modelsim

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指数幂2 [关闭]

我正在努力研究需要找到2的指数幂的VHDL代码。例如：T_1 <= 8191 + 2 ** DATA_3;其中DATA_3是一个变量。我已经包含了“use IEEE.MATH_REAL.ALL;”在标题....

vhdl

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将5位值放入VHDL中的一个字节 - 这会生成一个锁存器吗？

我有以下问题：我有一个输出有5位的加法器。我想将此输出发送到8位寄存器。我已将寄存器输入信号声明为tot_sig，并将加法器输出声明为...

byte vhdl bit

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需要帮助找到语法错误HDLCompiler：806

我一直试图让这些if语句工作，但我不能摆脱语法错误。这是我得到的错误：错误：HDLCompiler：806 - “D：/Lab_7/control.vhd”第34行：附近的语法错误...

vhdl

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在VHDL中找到运算符“+”的'0'定义

首先，我想指出这是我第一次用VHDL尝试，所以要善良。我想读取X1 ... X4输入并在输出端产生1的总和。这是我的代码库IEEE;使用IEEE ....

vhdl

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这些代码有什么不同吗？

我正在尝试制作新的设计。我设计了两个同步和异步的进程。我通常在异步过程中给出重置，它显示在第一个代码片段中。但是，......

vhdl fpga

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需要在VHDL常量中解决“三元运算符”

我有一些Verilog代码如下：模块bus_fifo＃（参数DEPTH_WIDTH = 0，参数DATA_WIDTH = 0）（输入线clk，输入线rst，...

vhdl verilog

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双向数据总线设计

我需要通过双向数据总线（ULPI）与芯片通信。据我所知，数据在时钟上升沿上在ULPI总线上移出，并在下降时钟边沿读取。我的问题 ...

vhdl

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VHDL这个错误意味着什么，Net，“Name”，粉丝输出“* name *”，不能分配多个值

我的项目的一部分是设计一个带有数组乘法器结构的16位乘法器。在这个数组乘法器而不是使用1位加法器，我做了一个16位加法器（这是工作，我已经...

vhdl quartus

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VHDL中的问题：没有按下显示偶数按钮的led tratrix

很抱歉标题不清楚，因为我不知道如何用一句话来形容它。这是我的问题，我正在尝试用altera EPM240T100套件制作一个8x8 led矩阵，它可以显示文字...

button vhdl intel-fpga

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为for-generate语句中的信号赋值

我无法弄清楚为什么在下面的例子中“sig2”的信号分配不会成功发生，而对于“sig1”它会发生。随着时钟上升沿，“sig2”变为“X”！是什么 ...

vhdl variable-assignment generate

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