vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

有人可以解释为什么这有效：图书馆IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.STD_LOGIC_UNSIGNED.ALL;实体Switches_LEDs是端口（开关：STD_LOGIC_VECTOR（5 downto 0）; LED：......

vhdl counter reset

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为什么功能不能延迟？

Verilog和VHDL都禁止功能延迟。此外，任务/过程不能具有返回值。这意味着代码如下：if（my_function（arg）> 0）begin（...）end必须替换为...

vhdl verilog system-verilog

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如果VHDL中的语句同时出现

我正在编写代码，用于同时将信号与多个信号进行比较。以下是示例：进程（CLK，复位）如果reset ='0'则数据<=（其他=>'0'）; elsif rising_edge（...

if-statement concurrency vhdl

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我们如何在VHDL中设置FSM初始状态？

在VHDL上实现状态机时，我想知道如何设置输出/当前状态的初始条件。我在这里读到其中一个问题。其中一个答案说我们做...

logic vhdl

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VHDL-2008 to_01转换

在VHDL-2008中使用to_01转换函数时，我遇到了一些意想不到的行为。我的期望是可以清楚地解释为高或低的向量位被映射到'1'......

vhdl

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在vhdl的简单的测试台与通用

我用VHDL库IEEE编写的非常简单的'程序';使用IEEE.STD_LOGIC_1164.ALL;使用ieee.numeric_std;实体Xand是通用的（width：integer：= 8）; port（clk：在std_logic中; ...

generics testing vhdl

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系统生成器错误：“此块的输入不能全部为常量”

我正在阅读文章（附件）并使用System Generator在Matlab / Simulink上建立VCO电路（Charged balance）。我收到一些错误，我不知道如何修复它。在一次性计时器......

matlab vhdl simulink fpga xilinx

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Modelsim在调试模式下更改变量的显示值基数

当我在变量上运行光标时，可以更改显示值的基数吗？因此，如果在调试模式下将鼠标悬停在变量上（因为达到了断点），二进制...

vhdl modelsim

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使用VHDL显示错误的4位ALU：运算符“+”（“ - ”，“*”和“/”）没有函数声明

当我使用ghdl编译此代码时，它会产生错误。图书馆;使用ieee.std_logic_1164.all;使用ieee.numeric_std.all;实体alu是通用的（常数N：自然：= 1）;港口（ ...

vhdl alu ghdl

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VHDL - 行为正常，Post Route有问题

我是StackOverflow的新手，我很抱歉最终出现错误。我正在使用VHDL，我遇到了Post-Place＆Route的问题。虽然行为正常，但Post-Place＆Route有......

vhdl flip-flop

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结构环振荡器VHDL

我遇到以下环形振荡器代码的问题：实体OSCILLATOR是端口（OUTPUT：out std_logic）;最终实体OSCILLATOR; OSCILLATOR的架构结构是组件......

vhdl electronics

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在VHDL中为模块创建“Init”和“End”SIGNAL

图书馆IEEE;使用IEEE.STD_LOGIC_1164.ALL;使用IEEE.NUMERIC_STD.ALL; entity struture_test是Port（clk：在STD_LOGIC中; rst：在STD_LOGIC中; Init：在...中

vhdl fpga

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这个“vector（vector'HIGH）='1'”的含义是什么？

我知道'HIGH它是一个数据属性，它返回上面的数组索引，但是向量外面的括号我得不到它。它和vector'HIGH一样？告诉我，如果有人需要更多信息或......

vhdl

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在VHDL中更改状态机状态的正确方法

我正在开发一个FPGA项目，我需要从图像传感器读取数据。这个传感器有不同的图像模式（如测试图案，框架，分档等），为了改变图像模式，我需要......

vhdl fpga state-machine

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串行输出加法器

我对组件的顺序逻辑感到困惑（我是新的）。我有这些组件，但我很困惑如何在一个过程中使用它们。我需要帮助理解顺序逻辑如何工作......

vhdl

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VHDL从RAM中读取并存储在数组延迟中？

我目前正在用VHDL做一个项目，因为我不是专家，所以我遇到了一些问题。我会尽力澄清一切。所以让我们分成几部分。我想做的是写一些......

arrays vhdl ram

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包的VHDL配置

我有两个包（pkg1和pkg2），其中一个包含一组常量。根据配置，我想使用pkg1或pkg2，但不能同时使用两者。那么，我怎样才能在VHDL中做到这一点？ ...

configuration package vhdl

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当我为测试项目创建Slack直方图时，为什么会得到“空结果”？我该如何解决？

我目前在vivado 2018.3.1工作，我必须为项目进行静态时序分析。为了保持我的进度保存，我创建了一个基本的Test_project来进行实验。我是一个 ...

vhdl histogram timing vivado

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VHDL textio，从文件中读取图像

我正在尝试学习如何在FPGA中实现图像处理算法，并且我正在使用包含bmp图像的txt文件（使用MATLAB转换）。我有使用...的问题

image file vhdl fpga

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循环线和线的位置

我希望有一个循环来运行我的代码的所有行，并且还运行所有行的每个位置。我的问题是选择循环运行的行，我希望有简单的方法...

vhdl

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