vhdl 相关问题

为什么我的代码在运行时会返回这个错误

图书馆 IEEE； 使用 IEEE.std_logic_1164.all； 实体LogicC是 端口（TL、TS、RL、GL、YL、TRX、CLK：输入 std_logic_vector（1 向下到 0）；O：输出 std_logic_vector（1 向下到 0））； 终端实体； 建筑数字...

信号在VHDL中转换成寄存器和锁存器

我在我的 vhdl 文件中使用一个名为 A_reg_in 的信号，它正在转换为寄存器和锁存器。它的类型是 a_vector，一个 2×N 位数组的全局类型，其中 N 是 256。在我的

EPWAVE 未在 EDA Playgroud 上运行

我正在尝试使用 Rivera Pro 在 EDA Playground 上运行我的代码，甚至认为代码没有任何错误，EPWave 没有出现，所以模拟没有出现，我需要帮助 t。 ..

使用ModelSim时如何在VHDL代码中进行端口映射时使用串联

我想在端口映射中串联，但不幸的是，当我在 ModelSim 中编译代码时出现错误，我读到该软件不支持端口映射中的串联。 我...

vhdl 中的“无法处理已注册的多驱动程序”

我正在尝试为不同的触发器逻辑电路（SR、JK、D、T）制作一个多路复用器。 这是我的代码： 图书馆 IEEE； 使用 ieee.std_logic_1164.all； 实体 PRAC2 是 端口（CLK、PRE、CLR、S、R、J、...

错误：找不到 *.vcd 文件。 EPWave 不会打开。您是否使用了 '$dumpfile("dump.vcd"); $dumpvars;'?

我在 EDA Playground 上尝试运行我的代码时遇到错误。 没有出现模拟器 找不到 *.vcd 文件。 EPWave 不会打开。您是否使用了 '$dumpfile("dump.vcd"); $dumpvars;'? 他……

我正在尝试在 Vivado 上运行 VHDL 代码 [不支持检查时钟后的其他子句]

这是我第一次去，如果这是一个简单的问题，我很抱歉 过程（m_start，flag_start，state_counter，count_7） 开始 如果 rising_edge(m_start) 那么 flag_start <= '1'; elsif (

为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

为什么不能在VHDL的进程中使用Event？

我是 VHDL 的初学者，我正在使用 Spatan6。在下面的代码中，我在 2 个进程中遇到了事件问题。如果 Process1 中的信号发生事件，则该事件在 Pr 中不可用...

10500 VHDL 语法错误...靠近文本“端口”；除了“（”，或“'”，或“。”

我正在尝试用 VHDL 代码制作一个 ALU 系统。我做过半加器和全加器。我需要使用它们制作一个 ALU 系统。我已经写了我的代码。我对“过程”和 &q 有疑问...

为什么读取寄存器文件没有提供预期的结果

问题 - 无法读取寄存器文件数组中寄存器的内容。我有一个 11 位宽的寄存器文件，其中每个寄存器都应该有两个单独的地址 - 一个我...

Vivado：行为仿真与综合后功能仿真不匹配

我在Vivado中遇到了一个奇怪的问题。目标是使用 VHDL 中的 Xilinx Artix-100T FPGA 为 adc 初始化 spi。但是，行为模拟和后综合之间存在不匹配

如何基于VHDL编写循环延时文件？

最近在Vivado写了一段代码，vhdl。我想在每次使用该程序时使循环更长（即'num'）。但是我只能做常量。我怎么能做这个循环？ 图书管理员...

在 VHDL 中开发可控时钟分频器

我从 1khz（周期为 1ms）的起始时钟频率开始，并有一个端口变量指定周期的最小步长，它由我的 FPGA 板上的开关控制。对于...

VHDL 中的 TO_INTEGER 转换函数

我有以下声明 信号 S: SIGNED(7 downto 0); 信号 N：整数； <= TO_INTEGER(S); Question: Will the TO_INTEGER functiona sign extend 'S' to 32 bit integer? Thanks.

您是否应该删除 Verilog 或 VHDL 设计中的所有警告？为什么或为什么不？

在（常规）软件中，我曾在 gcc 选项 -Wall 用于显示所有警告的公司工作。然后他们需要被处理。使用 Verilog 或 VHDL 中的非平凡 FPGA/ASIC 设计...

如何像在 Verilog 实例数组中那样实例化 VHDL 实例数组？

我有一个实体 实体加法器是 港口 （ a, b : 在 std_logic 中； 总和：输出标准逻辑 ); 终端实体加法器； 加法器的架构行为是 开始 总和<= a xor b; end architecture ...

移除 vhdl 中不需要的闩锁

我正在用 VHDL 创建一个 ram 阅读器。 综合后，使用 report_utilization 命令显示推断出 3 个锁存器，我不想使用它们。 读取综合 VHDL 文件，我

试图在我的 VHDL 代码中查找错误，但没有运气

我对 VHDL 代码还很陌生，我们得到了一个在大学内完成的项目。这是我到目前为止的代码，似乎有一个我无法理解的语法错误。 过程（时钟）o ...

我可以将 altera de0-nano 的 sdram 控制器 vhdl ocde 用于 altera de1-soc 吗？

我想使用 altera de1-soc fpga 板的 sdram 控制器，我在 vhdl 中找到了一个可以与 altera de0-nano 一起工作的 sdram 控制器，我的问题是这段代码是否也适用于 al.. .