vhdl 相关问题

VHDL（VHSIC硬件描述语言）是一种用于电子设计的语言，用于描述FPGA（现场可编程门阵列）和IC（集成电路）等数字系统。

我想用一个while循环来检查输入的数字是否小于100大于9，所以我知道它至少有一个10，然后重复减去10直到输入小于10，等等c...

while-loop vhdl counter

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我正在尝试为方程式给出的随机密钥生成器编写 4d 洛伦兹系统的 VHDL 代码： dx/dt = σ(y − x) ； dy/dt = ρx − y − xz ; dz/dt = βz + xy ; dw/dt = λ(x − w) ; 我...

vhdl fpga vivado lorenz-system

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在 VHDl 中分配一堆 std_ulogic_vectors

我有一个 Dram 信号和一个地址信号信号地址：std_ulogic_vector(31 downto 0)；类型 memory_array 是 std_ulogic_vector(31 downto 0) 的数组（自然范围 <>）；信号 ...

vhdl vivado

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VHDL操作顺序，先加后移，还是先移后加？

我需要在 FPGA 中执行以下操作： Dft=1/4shiftPS+3/4shiftPS_ant 我已经执行如下：信号移位PS：有符号（pwm_bits-1 DOWNTO 0）；信号转移PS_ant : ...

vhdl

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在 vhdl 中声明 case 语句的通用方式

如果有人知道我如何以更通用的方式在 vhdl 中声明以下 case 语句，那将是非常有用的。这里 currentRdLineBuffer 和 lineBuffRdData 有 4 个元素，在 futu ...

generics switch-statement case vhdl xilinx

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无法将类型 STD_Logic 转换为类型 unsigned

我正在尝试在 32 位 MIPS 单周期处理器的 ALU 中创建无符号加法逻辑，但不断出现此错误：无法将类型逻辑转换为无符号类型这就是我所拥有的...

syntax vhdl alu

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实现 LFSR 作为全进位加法器的输入（错误 10500，语法错误）

我正在尝试使用 lfsr 的输出作为 2 位全进位加法器的输入。我在 rnd_word(0) = > rnd_bit 上收到此错误：错误 (10500)：somma_compl2.vhd(62) 文本附近的 VHDL 语法错误...

error-handling syntax-error vhdl

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实现 LFSR 作为全进位加法器的输入（错误 10500，语法错误）

我正在尝试使用 lfsr 的输出作为 2 位全进位加法器的输入。它在“rnd_word(0) => rnd_bit”上给了我这个错误：错误 (10500)：somma_compl2 的 VHDL 语法错误...

error-handling syntax-error vhdl

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使用 VHDL 的 BASYS 3 板上的时钟分频器问题

我正在尝试使用 VHDL 为 BASYS 3 板设置分频器。它在 Vivado 中模拟得很好，但我似乎无法让程序在实际硬件上运行。当我在硬件上运行它时...

vhdl

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在 VHDL 中，是否可以创建与另一个相同的新枚举类型？

VHDL 是否提供了一种简单的机制来复制枚举类型，以允许创建可以保存同一组值但不能相互连接或分配的对象？ ...

vhdl

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如何使用 32 个寄存器在 VHDL 中制作 32x32 RAM？

我写的第一个文件是为D Flip-FLop写的。触发器必须有一个异步 RST 输入和一个取反的 QN 输出。它的目的是作为一个记忆细胞。图书馆 IEEE；使用 IEEE.STD_LOGIC...

vhdl ram flip-flop

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MODELSIM ALTERA ERROR: NUMERIC_STD."=": metavalue detected, returning FALSE

我想在 vhdl 中创建一个计数器作为更大项目的一部分，当我编译时一切正常。然而，当我运行整个模拟时，它从不显示图形面板，而是显示......

runtime-error vhdl simulation modelsim

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在VHDL中，将可变长度的向量赋值给静态大小的向量。

我有一个32位的输出(rd_data)，应该将'0'与w位信号(mux_out)连接起来，但我不知道如何将两者结合起来。信号mux_out : std_logic_vector(w-1 downto 0); 信号 ...

generics aggregate vhdl

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未定义符号错误，但该符号似乎在VHDL代码中被定义。

所以，我一直得到这些错误，我不知道如何解决它们，因为我有代码中的组件定义。这些都是错误。ERROR:HDLParsers:3312 - "D:licenta...

vhdl

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如何在VHDL中同时作用于两个信号（通信时钟）边缘？

我想知道什么是 "最好的 "或至少是 "好的 "方法来实现一个进程，在总线或通信时钟上的两个边沿上都发挥作用。假设你想为一个FiFo服务，它可以发送和接收......。

vhdl

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VHDL将一个自定义的有符号的整数类型转换为一个std_logic_vector。

你好，我有一个信号，它在很多地方使用，并且可能会被修改。所以为了简化维护，我做了一个TYPE声明，叫做T_RowInt。我做了两个信号 "类型"......

types casting vhdl

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在C#中从串口读取四个字节无符号二进制数的问题

我试图用C#编写GUI，通过UART将FPGA和PC连接起来。在FPGA端，我使用32位无符号数据类型：data_to_uart : out unsigned(31 downto 0); data_to_uart <= ...。

c# serial-port vhdl fpga uart

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高效地从通用型vhdl中导出参数。

我的实体上有两个属性：clk_freq, io_delay: integer 由此，我想计算io_delay所需的周期数，单位是ms。我还想把这个计数器的值存储在一个...

vhdl fpga xilinx vivado ghdl

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是否有一个命令来修改modelsim中的整数范围。

比如说我有一个定时器过程，在modelsim仿真过程中，有没有这样的命令来修改整数变量范围？例如我知道有 "改变 "命令，但这只......

vhdl modelsim

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如何解决VHDL错误 "标识符xxx的类型与其作为xxx类型的用法不一致"？

我是VHDL新手。我的代码现在看起来是这样的: ... 实体 g14_lpm 是端口 ( i_clk : in std_logic; i_rstb : in std_logic; i_x : in std_logic_vector(31 downto 0); i_y ... ) 。

vhdl

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