vivado 相关问题

Verilog 代码在模拟中为信号获取 X

我是verilog新手，我有两个Verilog模块和一个main.v模块，它是一个topmodule，我想用vivado xilinx来模拟它。这是我的主要模块。当我尝试模拟它时，我得到 X v...

未定义的 ALU 结果值 (VHDL)

我正在研究这个 VHDL 16 位 MIPS 处理器，我遇到了执行单元的一些问题，更具体地说是 ALU 结果。我已经为 ALU 单独创建了一个测试台（其中...

无法通过有限状态机 (FSM) 使用有线连接来正确连接模块

我的项目本质上是一个歌曲播放器，它实际上并不输出声音，而是使用标志按照指定的时序在 Basys 3 FPGA 7 段显示器上输出音符（即 A、G、D、B）...

如何修复 Xilinx Vivado 中的 [常见 17-1293] 错误？

我尝试在 Xilinx Vivado 中运行一些简单的行为模拟，但随后出现错误 - [Common 17-1293] 路径“D:/Deepan/Text Books/internship/test/test.cache/wt”已经存在，是一个

从寄存器的状态分配 Verilog 输出状态：

我是 Verilog 新手，在 vivado 编程 basys3 板时不断收到此错误：Vivado 错误 这是我的 Verilog 代码，它是一个简单的状态机，可以在每个时钟周期更改状态。下面...

用 std_logic_vector 填充零会导致实现错误

我在使用 Vivado 时遇到一个问题，即我的 VHDL 代码中的零填充未保留在详细设计中，并导致实现错误。以下是问题的简要概述： 我

参数未声明错误。未找到参数文件。在 vivado 2022.1

当我运行行为模拟时，我在 vivado 2022.1 中收到此错误消息： 错误：[VRFC 10-2989] 未声明“管道”[F:/githubccsds/ccsds123-master/ccsds123-master/project/proj...

从 Kintex 7 KC705 FPGA BOARD 的 LCD 引脚提取 3 个 TTL 信号

我正在使用 Kintex7 kc705 FPGA 板生成 3 个 TTLS 信号（位）以控制 RF 开关。接下来我想从 LCD 引脚（FPGA 板上的 J31）提取这三个信号，这继续...

无法将计数器信号分配给输出（FSM）

我正在为正交编码器计数器开发 FSM，将在 Arty A7 35 上使用 --- 这是我的第一个 VHDL 项目，所以如果我遗漏了一些非常基本的东西，我深表歉意。我有一个内部计数

使用 MicroBlaze 进行设计的实例化块 RAM 数量多于器件容量。考虑瞄准不同的部分

我有一个使用Xilinx部件的设计：XC7A100T（FGG484ABX21），环境：WIN10 19043.1348，VIVADO 2018.3。根据数据表：https://www.xilinx.com/content/dam/xilinx/support/

在always和assign语句中使用三元运算符有区别吗？

我知道三元运算符可以在always语句和赋值语句中使用。 在always语句中，是否有可能在综合或编译过程中出现问题时

Vivado 中 IO 布局不可行错误

我在 Vivado 中运行实现时遇到错误。这是我的顶级模块： IEEE 图书馆； 使用 IEEE.STD_LOGIC_1164.all； -- 单周期 ARM 处理器 实体处理器是 港口 （ ...

始终阻止并不总是在事件时触发

我正在使用 Xilinx Vivado 2023.2（在 Windows 11 上）。以下代码应该计算输入信号的峰峰值和平均值。 由于未知原因，Vivado 模拟器跳过了 l...

如何在vivado中同一个周期写入12个地址并且仍然被识别为BRAM

这是原代码，被合成为BRAM 模块 RAM_IMAGINARY (clk, we, en, addr, di, doout); 输入时钟； 输入我们； 输入 en; 输入[7:0]地址； 输入[15:0]di； 输出[15:0]dout； 逻辑...

systemverilog 始终阻止并不总是在事件时触发

我正在使用 Xilinx Vivado 2023.2（在 Windows 11 上）。以下代码应该计算输入信号的峰峰值和平均值。 由于未知原因，Vivado 模拟器跳过了 l...

使用VHDL模拟寄存器和增量器

我设计了一个由寄存器和增量器组成的电路。每一个都应该为另一个提供输入，导致 PC 在时钟的每个上升沿递增 4。该...

SYSCLK 可以包含在 FPGA Xilinx vivado 测试平台中吗？

我正在做一个相当简单的设计。我有 VC707 FPGA 评估板，我从 SYSCLK(P/N) 为板的其余部分生成单端时钟。 // 差分到单端 buff...

如何解决以下 ILA 探针错误？

我有一个经过功能验证的设计。我已经为目标“xc7z045”生成了比特流。我设置了调试来查看一些内部信号。然而，当我尝试编程时，我面临......

未显示正确的输出

SystemVerilog 中的这些模块和测试平台用于将两位数乘以 3 并给出四位结果；但是，当我模拟它时，它显示 X 作为输出。我检查了我的模块，但是...

RISVC 单周期处理器数据路径和测试平台

我将所有控制信号作为输入。我似乎无法正确连接所有内容。我需要我的波形配置看起来像参考波形，但不知何故我的波形最终以每个...