Vivado®DesignSuite是Xilinx发布的用于使用FPGA器件进行设计的开发环境。
SYSCLK 可以包含在 FPGA Xilinx vivado 测试平台中吗？
我正在做一个相当简单的设计。我有 VC707 FPGA 评估板，我从 SYSCLK(P/N) 为板的其余部分生成单端时钟。 // 差分到单端 buff...
我有一个经过功能验证的设计。我已经为目标“xc7z045”生成了比特流。我设置了调试来查看一些内部信号。然而，当我尝试编程时，我面临......
SystemVerilog 中的这些模块和测试平台用于将两位数乘以 3 并给出四位结果；但是，当我模拟它时，它显示 X 作为输出。我检查了我的模块，但是...
我将所有控制信号作为输入。我似乎无法正确连接所有内容。我需要我的波形配置看起来像参考波形，但不知何故我的波形最终以每个...
在本实验中，假设您将所有控制信号作为输入。 我似乎无法正确连接所有内容。我需要我的波形配置看起来像这样，但我不知何故最终得到了一切......
我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...
我对 Vivado 和 Vitis 还很陌生，但我正在努力实现一个包含 BRAM 的设计。 BRAM 位于我的块设计中，并显示在 Vitis 平台内的 XSA 文件中，但在
在 Verilog 中初始化大型数字滤波器系数的最佳方法是什么？
我正在尝试用verilog制作一个可综合的滤波器。我在文本文件中有定点滤波器系数。我正在寻找一种优雅且可扩展的方式来传递这些滤波器系数。 ...
我正在尝试使用 ip 目录中的浮点 ip。我能够成功生成输出产品，但每当我尝试模拟时，都会收到以下错误： “xvhdl --incr --
VHDL Vivado：我可以从测试台中的单独 std_logic 输入创建变量 std_logic_vector 吗？
我正在尝试构建一个 ALU，我想用循环来测试它，问题是我有单独的 std_logic 输入，对于循环我需要一个输入向量。 我尝试制作输入向量...
在指令存储器中，我们需要内部存储器来存储指令。我们需要定义一个 2D 数组存储 64 条指令，每条指令 4 字节（32 位）。因此，将指令存储器定义为...
使用相同vivado block ram IP的模拟矛盾[已解决]
感谢@ImGroot，问题已经解决。 当我尝试在两个不同的测试平台中测试我的定制 Vivado block ram IP 时，得到了矛盾的结果。 内存配置 生成的ram...
使用相同的vivado block ram IP进行模拟矛盾
当我尝试在两个不同的测试平台中测试我的定制 Vivado block ram IP 时，得到了矛盾的结果。 内存配置 生成的内存是一块16x255 True Dual Port Ram（端口A...
VHDL Vivado：我可以从测试台中的单独 srd_logic 输入创建变量 std_logic_vector 吗？
我正在尝试构建一个 ALU，我想用循环来测试它，问题是我有单独的 std_logic 输入，对于循环我需要一个输入向量。 我尝试制作输入向量...
我正在学习SystemVerilog。在编码时，以下 if 语句的综合原理图对我来说没有意义。 模块 ifelseDUT( 输入逻辑 sela、selb、selc、da、db、dc、 输出逻辑双...
我正在尝试在 Verilog 中递归实例化模块。该模块的 RTL 位于我的 github 上。 当我使用 Icarus Verilog 模拟该模块时，它工作正常。然而，当我尝试使用
与给定的测试平台相比，Verilog Perceptron 流水线模块输出落后一个时钟
我为我需要完成的实验室设计了一个单层感知器。它按预期完美运行，与给我们的测试平台相比，我收到了预期的输出。唯一的问题是...
我开始进行 FPGA 编码，我的第一个练习是编写全加器。我正在使用 SystemVerilog 在 Vivado 中进行编码。我对此的看法如下： 来源： `时间尺度1ns/10ps 模块