vivado 相关问题

为什么使用 Quartus、Vivado 和 Libero 运行 Synthesis 每次都花费相同的时间？

对于我迄今为止使用过的所有 FPGA 工具：Intel Quartus Prime、Xilinx Vivado、Microsemi Libero SoC，每当我运行综合时，它总是花费相同的时间。我所期望的是

仅重定向 vivado tcl 命令 launch_simulation 的模拟输出

我有一个包含大量 $display 和 $monitor 命令的 verilog 测试平台。我正在使用 launch_simulation 命令在 tcl 命令行上运行模拟。 该命令生成大量信息并且...

如何通过自动化tcl脚本自动删除vivado中多余的.coe文件？

我被分配了一个项目，其中系数文件目录下有一个冗余/缺失的 .coe 文件，该文件在 vivado 的给定项目中不再需要。项目将在 vivado 开放...

FPGA/VHDL 尝试在我的 Basys 3 FPGA 板和 MicroBlaze 软处理器之间实现共享内存

我对 FPGA 技术和 VHDL 编码非常初学者。我有一个 Basys 3 FPGA 开发板，上面有一个 Artix-7 XC7A35T-1CPG236C FPGA。我想要实现的是创建一个 MicroBlaze

如何启动并自动向软件控制台提供命令？

这可能看起来像是一个已经被问到的问题，但我发现这是一个罕见且仍然是一个悬而未决的问题。我的问题取决于 Vivado 控制台，但它不仅仅与 Vivado 控制台相关，那么......

如何从 FPGA 获取 .bit 文件？

我有一个 FPGA 开发板，其中包含 Xilinx 的 Kintex-7，并加载了制造商的固件。为了进行实验，我想上传我自己的固件版本...

Vivado HLS 2018.2 - set_directive_dataflow 中的未知选项“-disable_start_propagation”

我正在使用版本 2018.2 开发 Vivado HLS 项目，并且在 TCL 脚本中遇到 set_directive_dataflow 命令的问题。 具体错误信息为： 错误：[HLS 200-101] '

我可以使用“wait fork”来等待任务内生成的线程吗？

我正在尝试系统verilog线程，并且编写了以下运行良好的示例。 目标只是生成 2 个打印数字的任务，并使用“wait f...

进位前瞻加法器verilog

我正在设计门级建模6位进位先行加法器。所有 INPUT OUTPUT 均固定为 D-FF，并且最多只能使用 4 个 INPUT GATE。我运行测试代码，out 和 c_out 不断返回...

我如何解决vivado中的初始问题

我如何在vivado中解决这个问题。我正在使用 basys 3 库，但我认为该库在下面显示的一个 IP 中有错误。我不知道如何在我的代码中解决这个问题。

使用串联的基于索引的数组右移；错误：前缀中不允许有范围

我正在尝试实现一个数组右移器。 它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在

vivado 综合过程中“case item is unreachable”

`时间尺度1ns/1ps 模块液晶控制（ 输入时钟， 输入复位， 输入产品1， 输入产品2， 输入产品3， 输入产品4， 输入disp_up， 输入disp_down， 输入配置...

Vivado 使用 Verilog 时出错。实施错误 - IO 放置不可行

实现错误 - [Place 30-58] IO 布局不可行。 嗨，我一直在努力完成这项我一直在工作的任务，因为我不知道如何通过这个实施......

表达式有16个元素；预计 17 个元素

Vivado 不断通知我有关地址处两个值不匹配的问题 <= address & std_logic_vector(to_unsigned(1, 1)), but I've checked and I shouldn't have an off-by-one

数组右移错误：前缀中不允许范围

我正在尝试实现一个数组右移器。 它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在

前缀中不允许使用范围 - systemverilog、Vivado

我正在尝试实现一个数组右移器。 它接受一个整数数组，然后将所有内容右移到指定索引位置的右侧，并在

VHDL 中自定义库的 if-else 条件

我想使用相同的源代码但略有不同来构建两个 FPGA。 该变化是根据库文件中定义的常数来定义的。 某些实例启用或禁用...

Vivado 中的综合错误：[Synth 8-3380] 循环条件在 2000 次迭代后未收敛

模块 Delay_Module ( 输入线时钟， 输入线[3:0] data_in， 输入线[7:0]delay_cycles， 输出寄存器 [3:0] 输出数据 ）； reg[4:0]计数器=0； reg[3:0]内存[0:47]； 整数...

如何使用 tcl 获取名为 bigfifo.sv 的文件的完整路径来查询项目文件？

在 vivado 中如何获取名为 bigfifo.sv 的文件的完整路径？ 当我在 TCL 提示符下运行 get_files 时，它只会打印项目中所有文件的完整路径的长列表。

在vivado中，如何使用tcl获取名为bigfifo.sv的文件的完整路径来查询项目文件？

在 vivado 中，我如何获取名为 bigfifo.sv 的文件的完整路径？ 当我在 tcl 提示符下运行 get_files 时，它只会打印项目中所有文件的完整路径的长列表。