vivado 相关问题

Vivado verilog 1 LUT 单元形成组合循环

在进行比特流处理时，我遇到了大约 100 个与组合循环相关的错误。 导致这些错误的信号是 addr_121f、addr_store_1_f 和 addr_store_2_f。 我很难理解...

为什么在综合过程中会出现Inferred Latch错误？

我想我已经写了 switch 和 if 的所有情况，但我不明白为什么在综合过程中会出现以下消息。 在此输入图像描述 该模块执行

发现未分配的位（vivado）

我在 Vivado 中遇到 ASSIGN-9 linting 违规，并且想摆脱它。 我有一个存在此错误的复杂模块，但我能够编写一个简单的可重现示例来很好地显示它

如何在vivado HLS中创建触发信号

我想向我的 vivado HLS IP 添加用于测量的二进制触发信号。 代码如下： void subfunction1(const int a[10], const int b[10], int out[10]){ for(int i=0;i<10;i++){ ...

如何使用 bash shell 脚本从 Linux 设备树获取属性？

设备树中有很多信息在内核中使用（解析它很容易），但是在我的构建过程中，我需要从用户空间的设备树中获取属性，而

综合后无法让 Mealy FSM 模拟工作

我正在尝试根据以下状态机设计一个非重叠序列检测器： 我在systemverilog中编写了以下代码： typedef enum { S0, S1, S2, S3 } 状态； 模块屁股...

在带有变量的函数中使用shift_left()

我正在尝试在我正在编写的模块中实现 shift_left() 函数，以对两个 32 位浮点数求和。我无法调用函数来停止生成红色波浪线。 请注意...

如何从 vivado 比特流中删除时间戳？

使用 Vivado 生成比特流时，生成的文件包含生成比特流的时间戳。这个时间戳使得比较比特流变得困难（看看它们是否......

为什么这些组合逻辑 Systemverilog 描述不等价

我有两个 4 位信号，表示 24 小时格式的时钟小时的二进制编码十进制：h1_24h 和 h0_24h，分别表示最高有效数字和最低有效数字。 我需要一个

从 VHDL 文本文件中读取位时问号意味着什么？

我使用 VIVADO 作为我的模拟器。我正在尝试读取一个非常简单的输入文件，该文件有 2 列、时间和我要设置的位的值。这是输入文件： 104 我们 1 108 我们 0 116 我们...

我的vivado2021.2没有“xczu15eg”设备，如何添加该设备？

我使用vivado 2021.2创建项目，但没有找到设备“xczu15eg”，我点击“帮助”中的“添加设备”选项，但没有找到所需的设备。 xczu...

LED 发光/衰落的测试台问题不产生波形

我正在通过 fgpa4fun.com 学习一个简单的发光 LED 设计的很好的教程，但我无法让测试台输出 LED 的波形（它只是保持在值 X）。 我正在使用 Zybo Z7

Verilog 中的小端表示法

我在维护位顺序符号方面遇到一些困难，并且想验证我在 Vivado/Verilog 中分配和连接电线的方式。 基本上，我从传入的输入开始......

synopsys VCS 和 Xilinx vivado 仿真的区别

对于我的这段代码： 总是@(posege loadthrehold)开始 加号 <= threhold[23]; minus_sign <= threhold[11]; thre_plus <= threhold[22:12]; thre_minus <= threhold...

Yocto bitbake 错误：quilt-native-0.66-r0 do_configure

我的基于 FPGA 的设计基于在 Ubuntu 2020.04.6 LTS 上运行的 Vivado 2020.2 和 Yocto。我的 FPGA 设计 A 可以成功构建 .bit 和 .xsa 文件，并且没有任何严重警告...

Xilinx Vivado 的 Edit Packaged IP 中无法添加自定义参数的描述

设置：Windows 10 上的 Vivado 2023.1。 自定义参数是在创建和打包新 IP 向导之后添加的。所有新添加的自定义参数的“描述”字段始终为

综合后仿真错误，由于将 2D 阵列端口展平为 1D 而无法找到端口

在 Vivado 上的后综合仿真中，网表将 2D 数组展平为 1D 数组。我们如何使测试平台适应这些端口的变化（例如在 DUT 实例化中，将值馈送到...

为什么vivado 2023.1模拟时崩溃，没有任何信息？

Vivado 2023.1 在模拟时崩溃，没有任何信息。 TCL（日志文件）的最后一行告诉我们：正在加载模拟器功能... 然后几分钟后，它就崩溃了。 但同样的事情不会...

当一个verilog文件包含另一个verilog文件时，如何在synplify脚本（.tcl）中使用命令“+incdir+”？

我使用“`include”将一个verilog文件插入另一个verilog文件 当我使用 synplify 脚本(*.tcl) 尝试合成时，出现了一个错误： 无效的命令名称“+incd...

Vivado 不会合成 BRAM，而是制作 LUT

添加行 number_of_lines 后 <= ram[0], Vivado won't synthesize a BRAM component. Instead I got a LUT scheme. module bram3 (clka,clkb,ena,enb,wea,web,addra,dia,dib,doa,dob,rst); ...