vivado 相关问题

Vivado®DesignSuite是Xilinx发布的用于使用FPGA器件进行设计的开发环境。

模块bram3（clka、clkb、ena、enb、wea、web、addra、dia、dib、doa、dob、rst）；输入 clka,clkb,ena,enb,wea,web,rst; 输入[11:0]阿德拉；输入[63:0] dia,dib; 输出[63:0] ...

verilog xilinx vivado zynq

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如何在xilinx sdk中链接libFLAC？

我尝试在库中添加路径，但是当我提到时 #包括它在 .c 文件中显示“未解决的包含”

vivado flac

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Vivado linter：信号“out_reg”的推断锁存器

我是 Verilog 新手。我想编写一个简单的模块来进行时钟分频而不使用 PLL。该模块被命名为“uart_brg”，因为我计划稍后在 uart 模块中使用它来进行练习......

verilog vivado synthesis

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Galois 伪随机数生成器和循环冗余校验 (CRC) 实现不起作用

晚上好^^ 再一次，我在 VHDL 描述中遇到了问题，我似乎无法找到或确定问题所在。我需要实现一个 Galois 伪随机数生成器。这是一个...

vhdl fpga vivado

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CLOCK_DEDICATED_ROUTE 创建 RS 锁存器时出错

我正在尝试用 VHDL 描述一个 RS 异步锁存器。我从 vivado 收到此错误。 [放置 30-574] IO 引脚和 BUFG 之间的路由放置不当。如果这个次优条件是

vhdl fpga vivado intel-fpga flip-flop

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VHDL 抛出“Type of aggregate cannot be determined without context”问题

我是 VHDL 的新手，在实习期间我想实现一个数据序列化程序；所以该块将一个字节长的数据作为输入，它将其存储在一个内部信号中，然后在每个上升沿...

vhdl fpga vivado

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Vivado VHDL 闩锁移除

我正在使用 VHDL 和 Vivado 作为一种时钟滤波器，当输入 i_start 给出并保持活动状态时，它一次从 i_w 通道读取一位，将其转换为来自 whi 的内存地址...

vhdl vivado

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Vivado为什么认为我在双驱这个网？

接下来是对信号 q 的 100% 赋值。它是一个简单的 FSM 中的输出过程。总是@(posedge clk) 开始如果 (rst == 1'b1) 开始 q <= 1'b0; end else begin ...

verilog fpga vivado

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zedboard 嵌入式软件编程与 SDK 工具

我是 Zedboard 的新手，实际上在将比特流文件导出到 SDK 之后，我遇到了 IO DRIVER 的问题在Xilinx SDK工具中如何调用和使用Xilinx IO Drivers 我有请如何使用

sdk embedded vivado

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关于在 vitis hls 上使用 c 而不是 c++ 的限制的问题

所以我是 vitis hls 的新手，但我已经阅读了大部分文档，并且我担心使用 C 而不是 C++ 是否会有限制。我相当习惯 C...

xilinx vivado vivado-hls vitis-ai

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需要帮助在 VHDL 中构建 ALU

我已经为此苦苦思索了两个星期，但一直无法弄清楚。 [图片 1](https://i.stack.imgur.com/AjTFZ.jpg) [图 2](https://i.stack.imgur.com/qysmB.jpg) [图 3](

vhdl vivado

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VHDL仿真器Vivado Xilinx的正确使用方法

我正在 Vivado 中运行 VHDL 仿真。当我运行它时，它运行到最后并且工作正常。但是，我得到了错误 FATAL_ERROR：达到迭代限制 9999999。可能的零延迟振荡器...

vhdl simulation xilinx vivado

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需要有关计数器电路的 vhdl 代码的帮助

所以我还在学习VHDL Coding。到目前为止，我已经完成了许多单文件设计。这次我正在做一个需要 Hierachy/Components 的电路。我正在努力为此完成代码。任何帮助

vhdl xilinx hdl vivado edaplayground

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Adding headers in Vivado HLS leads to: csim.mk:85: recipe for target 'obj/Compute.o' failed

我有一个 HLS 项目，我试图从 Ubuntu 上的 Vivado HLS 2018.2 转移到 Windows 10 上的 2018.3。它在 2018.2 上通过了 CSIM，但是，2018.3 版本导致以下错误。 csim....

makefile fpga xilinx vivado vivado-hls

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如何在Vivado上合成Rocket-Chip？

我正在尝试在 Vivado 上合成 Rocket-Chip。我能够在 Vivado 上运行仿真并获得所需的结果。但是，当我综合相同的设计并运行综合后仿真时，我...

vivado synthesis chisel rocket-chip

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在SystemVerilog中模拟数据的问题

我正在设计 ALU，它有 4 位输入 2 位操作代码，4 位结果输出用于加法或减法操作。和 4 位 ALUflag 输出。我认为我的测试台可能是错误的，因为我没有

verilog system-verilog xilinx vivado test-bench

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我的 uart_rx 模块中不断收到 BufferNext 的“推断锁存器”错误

我一直收到 BufferNext 寄存器的错误，我不知道为什么；任何帮助表示赞赏。这是模块的代码： `时间刻度 1ns / 1ps 模块 uart_rx #( 参数 CLK_FR...

verilog uart vivado

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为什么我的 SystemVerilog 简单测试平台仿真失败？

我对 FPGA 工作非常非常陌生，我正在尝试为我拥有的全加器设计编写一个测试平台。加法器代码如下所示：模块全加器（输入线A，输入线B，输入 ...

verilog system-verilog vivado

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为什么我在vivado中仿真和合成后仿真结果不一样？

我模拟了 rtl 代码并获得了所需的输出，但是当我运行后合成功能模拟时，我在模拟器屏幕上看到一些随机信号并得到错误的输出。这是我的...

implementation vivado synthesis

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我正在尝试在 Vivado 上运行 VHDL 代码 [不支持检查时钟后的其他子句]

这是我第一次去，如果这是一个简单的问题，我很抱歉过程（m_start，flag_start，state_counter，count_7）开始如果 rising_edge(m_start) 那么 flag_start <= '1'; elsif (

vhdl simulation clock vivado

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