vivado 相关问题

Vivado®DesignSuite是Xilinx发布的用于使用FPGA器件进行设计的开发环境。

将 N 个最高有效位分配给 Verilog 中的新寄存器

我在 vivado 中使用计数器，我想通过 UART 线发送这些计数器的输出。我有 UART 工作，但它每次发送只接受 8 位。在一个tra的持续时间...

verilog fpga hdl vivado zynq

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如何基于VHDL编写循环延时文件？

最近在Vivado写了一段代码，vhdl。我想在每次使用该程序时使循环更长（即'num'）。但是我只能做常量。我怎么能做这个循环？图书管理员...

vhdl vivado

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Vivado 综合后不创建原理图

我能够毫无错误地模拟我的 cpu 并接收到我预期的波形。所以我去运行综合，我收到了我的前期规划、i/o 规划等。但是它没有产生

verilog vivado

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vivado 2018中如何指定set_max_delay

老实说，自从我使用 xilinx 以来已经有一段时间了——它不再是 ISE UCF，而是现在的 Vivado XCF。嗯，尝试使用通配符将“时钟”引脚到寄存器输入引脚的 set_max_delay 设置为。对于一些...

vivado

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如何解决i2c_slave中的严重警告

使用vivado和design compiler进行综合时，分别出现如下警告。我应该如何更改代码？维瓦多引脚 Q 上的多驱动网络，带有第一个驱动引脚 'slave/state_reg[7...

vivado register-transfer-level

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移除 vhdl 中不需要的闩锁

我正在用 VHDL 创建一个 ram 阅读器。综合后，使用 report_utilization 命令显示推断出 3 个锁存器，我不想使用它们。读取综合 VHDL 文件，我

vhdl vivado fsm

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试图在我的 VHDL 代码中查找错误，但没有运气

我对 VHDL 代码还很陌生，我们得到了一个在大学内完成的项目。这是我到目前为止的代码，似乎有一个我无法理解的语法错误。过程（时钟）o ...

sql vhdl fpga vivado

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如何使用 VHDL 在 FPGA 上实现洛伦兹系统

我正在尝试为方程式给出的随机密钥生成器编写 4d 洛伦兹系统的 VHDL 代码： dx/dt = σ(y − x) ； dy/dt = ρx − y − xz ; dz/dt = βz + xy ; dw/dt = λ(x − w) ; 我...

vhdl fpga vivado lorenz-system

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在 VHDl 中分配一堆 std_ulogic_vectors

我有一个 Dram 信号和一个地址信号信号地址：std_ulogic_vector(31 downto 0)；类型 memory_array 是 std_ulogic_vector(31 downto 0) 的数组（自然范围 <>）；信号 ...

vhdl vivado

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如何将 modport 接口连接到最初未使用 modport 声明的模块

我有一个模块，我最初是这样写的：模块设计名称#( 参数 AWIDTH = 32, 参数 DWIDTH = 32, ... ) ( 输入线时钟，输入线第一，输入线 [AWIDTH-1:0]

verilog system-verilog fpga hdl vivado

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如何对 Alveo X3522 智能网卡进行编程，让板载 FPGA 通过网卡访问网络？

x3522 真的很新，示例等资源太少了，不像 alveo u50 u250。有谁知道我如何将 FPGA 与 alveo x3522 上的网络接口逻辑连接到

fpga xilinx vivado vivado-hls openonload

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高效地从通用型vhdl中导出参数。

我的实体上有两个属性：clk_freq, io_delay: integer 由此，我想计算io_delay所需的周期数，单位是ms。我还想把这个计数器的值存储在一个...

vhdl fpga xilinx vivado ghdl

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xilinx vivado：从tcl中读取组件.xml文件到项目中。

假设我的一个vivado项目设置如下：创建一个区块设计实例化一些IP核，然后把它们连在一起导出区块设计中的IO，点击区块...

vhdl verilog xilinx vivado

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.gitignore

我有这样的层次结构，满是自动生成的文件夹。

git vivado

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为什么这段代码会收到推断锁存器？

嗨，大家好我目前正在Vivado中处理一些verilog代码尽管我指定了所有可能的路径但不知何故，我收到了 "推断锁存为变量 "的消息在合成过程中...

verilog vivado circuit

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将RGB图像转换为灰度的VHDL代码 [关闭]

我需要用Vivado编写一段VHDL代码，将RGB图像转换成灰度图像。我真的不知道该从哪里下手，谁能帮帮我？先谢谢你了!

vhdl rgb fpga grayscale vivado

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无法在合成后运行vivado

我正在尝试进行后期综合功能仿真。当我为行为模拟运行代码时，我得到了输出，一切运行正常。但是，当我运行后期合成时，我得到以下信息...

vhdl simulation fpga xilinx vivado

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使用TCL脚本创建.bif文件

我正在尝试使用TCL脚本创建启动映像。如果我通过SDK手动创建fsblTest.bif文件，则可以创建。我想用TCL创建汽车。如何使用TCL创建.bif文件？我的代码； ...

sdk tcl xilinx vivado

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Vitis IDE无效参数

我正在尝试在xsct控制台上使用TCL脚本创建启动映像。但是越来越错误。我找不到我犯错的地方。在Xilinx的文档和其他论坛中找不到任何结果。 ...

sdk tcl xilinx vivado

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VHDL：按钮反跳（或视情况而定，不反跳）

我已经阅读了其他文章，但似乎无法解决我的问题。我是VHDL的新手，所以我确定这是一个简单的修复。简而言之，该按钮不会抖动。代码进行编译并生成位流程序。在...

vhdl fpga xilinx vivado debounce

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