vivado 相关问题

Vivado®DesignSuite是Xilinx发布的用于使用FPGA器件进行设计的开发环境。

我很确定没有办法做我想做的事情，但是以防万一有一个有趣的聪明解决方案，我想我应该问问。我有一个参数化的SystemVerilog接口，位于...

system-verilog fpga vivado

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我设计了一个简单的双通道滤波器，以消除给定频率下的一些噪声。 #include“ ../include/Filter.h” void Filter（int DataIn，int * DataOut，bool Enable）{static coef_t ...

c++ vivado vivado-hls

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vivado中的picorv32 risc-v实现，2018.2

这是核心：https://github.com/cliffordwolf/picorv32我在vivado中实现核心时遇到问题。我已经安装了riscv gnu工具链，并且我确定它可以正常工作，我修改了...

c++ c verilog hdl vivado

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为什么vivado 2017.4在这里显示错误？

我的代码是：module circuilar_fifo; localparam B = 3，W = 2;输入线clk，reset，wr，rd;输入线[B-1：0] wr_data;输出线[B-1：0] rd_data;输出线满，空；这不是正确的...之一吗？] >>

verilog xilinx vivado vlsi iverilog

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模拟失败：事务不在GHDL升序中

我正在尝试使用我以前使用的Makefile运行提供给我的测试平台，并对其进行了一些编辑。当我尝试运行模拟时，出现以下错误：。/ ...

vhdl simulation fpga vivado ghdl

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为什么模拟卡在vivado中？

我试图开发一个备用内存代码，但是模拟陷入了vivado。我不能确切地说它是否卡住了，但是仿真没有运行。我已经为...附加了图像...

verilog vivado

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无法获得Verilog测试台的输出值（从ISCAS 85模拟C17电路）

我已经为我的设计源和测试平台附加了代码。我无法获得N22和N23的输出。第一部分是C17模块c17的下载网表（N1，N2，N3，N6，N7，N22，N23）；输入N1，N2，...

verilog vivado

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是否有特定的Vivado和Quartus工具定义RTL可用于预处理？

我有一个需要同时在Xilinx Vivado工具链和Quartus工具链中构建的项目。在设计中，我有一些特定于供应商的跨时钟域IP。是否有...

fpga vivado quartus intel-fpga

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System Verilog，如何求和数组值？

我正在尝试使用System Verilog对数组值求和。我的数据这样声明：regsigned [23：0] n2 [31：0]; reg签署了[15：0] w2 [195：0]； w2是其中包含价值存量的reg。 ...

for-loop sum verilog system-verilog vivado

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Verilog-“ timescale”

问题：我在模块之前使用“ timescale”来调节时间，但是Vivado告诉我第一行存在语法错误。请告诉我原因，我应该写什么？从Vivado显示：...

syntax verilog fpga vivado

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VHDL操作数在合成期间具有不同的长度误差

我有一个代码段，它将两个可变长度向量连接起来，并对结果与另一个固定长度向量进行异或。相关向量的可变长度不会影响...

concatenation vhdl xor vivado

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Vivado只是指出有一个例外

我正在尝试编写一个对24 x 24位图图像进行卷积的模块。这是DUT和测试台。也许有一些问题，我花了几个小时来找出问题所在...

verilog hardware fpga vivado

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如何从Xilinx驱动DDS编译器IP内核

我完成了AntonPotočniks的红色pitaya板入门指南，现在我能够将SoC上运行的linux计算机的命令发送到其FPGA逻辑。我想进一步修改...

fpga xilinx vivado soc redpitaya

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将灵敏度列表中的信号合成到缓冲器吗？

我正在用Verilog编写一个简单的D型触发器，并查看其合成的内容。这就是我所拥有的：模块d_flip_flop（输入d，输入clr，输入clk，输入ce，输出...

verilog fpga xilinx hdl vivado

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无法找到C：\ Xilinx \ xic \ bin \ xic.bat

我使用Xilinx为一个大学项目安装了Vivado，但是在卸载它之后，我无法摆脱每次启动笔记本电脑时都会弹出的错误。是否有人在此...

xilinx vivado

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如何将AXI流与TDEST复用？

在Xilinx Vivado中，我想通过“ AXI虚拟FIFO控制器”缓冲8个独立的AXI流。据我了解，首先必须使用“ ...

fpga xilinx vivado axi4-stream

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是否有一种方法可以将设计参数从定制IP传递到软件

我有一个带有设计参数的自定义IP。它们是从IP公开的，因此在模块设计中使用IP时，我可以自定义它们。我希望能够在固件中使用这些参数...

xilinx vivado

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对于设计事件没有任何约束，我已经指定（标记为目标）约束文件

我有一个学校项目，需要使用Vivado 2018.3在USB HID键盘和VHDL中的Nexys4DDR之间创建通信。我从这里写了Nexys 4键盘演示，... ...>

keyboard vhdl vivado

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无法从自定义AXI外设寄存器读取数据

我正在使用Zynq板，其中创建了自定义AXI 4 lite从属外围设备，然后从IP存储库中添加了该外围设备。并在vivado中创建了可综合的自定义IP（正弦波IP），并...

c fpga xilinx vivado zynq

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[在vivado中调用模块时发生语法错误

在xilinx vivado中实现以下代码时，调用子模块FA5，FD2，fc2，com1，com2，com3时会发生语法错误，但模块FA4，FD1和fc1除外。所有子模块...

syntax-error vivado

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