vivado 相关问题

Vivado®DesignSuite是Xilinx发布的用于使用FPGA器件进行设计的开发环境。

VHDL，进程未更新变量的值，实现了合并排序

我正在尝试在VHDL上实现合并排序算法的示例，以便对4个128位数字进行排序。我正在使用顺序代码。我有一个比较的过程。该过程包括...

process vhdl mergesort vivado

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行为模拟和合成后模拟中的值分配不同

`时间刻度1ns / 1ps模块pc_reg（输入线clk，输入线rst，输入线停转，输入线[`AddrLen-1：0] jmp_target，输入线jmp_enable，输入线[`AddrLen-...

verilog fpga vivado synthesis

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在Xilinx FPGA上使用BRAM转换顺序数据

我正在编程Zynq 7010 SoC。它包含一个FPGA和2个ARM内核。板上也有ADC和DAC。我的意图是将一些电压响应f（x）采样到一个数组中，并获得其反函数...

verilog fpga xilinx vivado

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变更单分析设计文件通过Vivado HLS 2019提交了我的项目

我正在使用xlininx的vivado xls创建顶级功能。在我的项目中，有5个文件：P434.c util.c sidh.c fpx.c crypt.c当我运行C Synthesys时，对文件的分析开始于...

c xilinx vivado synthesis vivado-hls

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RedPitaya你好世界挂板

我为RedPitaya FPGA测试了一个简单的“ hello world”应用程序：RedPitayaHelloWorldVHDL。它需要一个来自PACKAGE_PIN U18和U19的时钟，按频率分配它以接收1Hz，并输出计数器到...

embedded-linux fpga xilinx vivado redpitaya

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Verilog模块之间的传递参数

我对Verilog相当陌生，正在学习绳索。我有一些代码生成一个8位向上计数器（模块counter.v），然后由顶级模块（top_module.v）调用。有一个模拟测试...

parameter-passing verilog vivado

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如何从ROM（实际上是FPGA中的BlockRAM）中提取系数以用于矩阵乘法？

我们是设计基于FPGA的卷积神经网络加速器的高年级学生。我们建立了流水线架构。（卷积，池化，卷积和池化），对于...

conv-neural-network matrix-multiplication vivado digital-design

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[来自自己实体的VHDL阵列

是否可以声明包含自己的实体的数组？我正在尝试获取16个寄存器（4位地址），并希望使用数组访问它们。我有一个“注册”实体和一个注册-...

vhdl xilinx hdl vivado

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Vivado可以处理用户定义的物理类型吗？

我为Xilinx XST，iSim，Altera Quartus II，Mentor Graphics QuestaSim和GHDL编写了一些跨平台VHDL库。现在我想移植我的ISE 14.7项目，该项目使用这些库到Vivado ...

vhdl fpga xilinx synthesis vivado

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7段显示器上数字0000至0099的VHDL代码

我是VHDL的初学者，尝试根据我按的开关在板子（BASYS-3）上写一个从0000到0099的代码。问题是，我需要一个开关来关闭程序，然后...

vhdl xilinx vivado

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在Vivado + Verilog中创建多端口块ram

我想在我的FPGA中进行卷积。我确实有一个数组，用于存储图像，然后通过VGA将其输出到屏幕。我想在像素移出时计算卷积，...

verilog fpga convolution vivado

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运营CORDIC IP VHDL

我一直在广泛研究VHDL中与Sin和Cos一起使用的CORDIC IP的操作。根据CORDIC V6文档的第24页：https：//www.xilinx.com/support/documentation / ...

vhdl vivado

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Verilog的。将输出设置为纹波加法器中的输入

我不久前开始使用Verilog，并且在我的波纹加法器中遇到了一些条件语句。我有一个6位纹波加法器（可行），但我想添加一个额外的功能。我有2 ...

verilog fpga vivado synthesis

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如何从AXI4总线读取大量数据

我正在zybo板上构建一些东西，所以使用Zynq设备。我想从CPU写入主存，并用FPGA读取它，以便将CPU结果写入另一个设备....

vhdl fpga xilinx vivado zynq

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在Xilinx SDK中使用Xil_Out32

在Vivado中，我成功地制作了一个简单的块图来控制Zybo板的LED。我可以看到我的LED的偏移地址是：0x4120 0000，高地址是0x4120 FFFF。现在，当 ...

fpga xilinx zynq vivado

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通过参数传递3D数组，执行操作并在C ++中返回

我正在尝试传递存储在我的PYNQ板直接存储器访问中的3D数组，执行一个简单的功能并作为输出返回到DMA。这是我目前的功能：#include

c++ arrays embedded vivado

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Vivado行为模拟显示未定义（XX）输出

我试图在Vivado上运行我的Verilog代码的行为模拟，但是在模拟运行而不是获得输出之后，它们显示为XX的红线，我相信这意味着......

verilog simulation fpga vivado

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Xilinx Vivado：块设计，每个模块端点的地址范围

考虑一种设计，其中PS（Zynq ARM A9）连接到多个外设，其中寻址如下所示。如下面的紫色突出显示，为什么每个的最小可访问...

xilinx vivado zynq

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使用tcl在vivado中编程设备

我正在尝试通过vivado命令行编程我的digilent FPGA。打开硬件服务器后，我可以按如下方式对我的设备进行编程... program_hw_devices [get_hw_devices xc7a100t_0] ...

tcl xilinx vivado

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Vivado仿真波形

关于vivado模拟的简单问题。是否可以在VIVADO中继续进行波形模拟，一旦保存/关闭它并重新打开它？我只能重新打开它，但我无法重新运行它...

simulation xilinx waveform vivado

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