如何在systemverilog中控制实数的舍入模式

Question

我想为FPU模块编写测试，但无法找到在SystemVerilog中更改实数舍入模式的方法。是否存在系统功能或任何简单方法？

先谢谢你

Answer 1

没有办法改变舍入模式（远离0）。您可以选择使用$ rtoi函数进行截断，或者使用$ realtobits直接查看位模式。