对于数字计算机，总是有停止模式，这基本上意味着关闭系统。
在verilog中，在verilog代码中使用$ finish。
我只是想知道合成器将如何合成它。
在Verilog中，以$ sign开头的命令称为系统函数（/ task）。系统函数仅在模拟中调用以控制事件，而综合工具将忽略它们。 （取决于你的综合工具，其中一些（例如$ readmem）可能会合成。）
$finish在模拟中调用时终止模拟。
HDL仅提供用于仿真或（例如FPGA）合成porpus的设计硬件的描述。最后，必须将RTL设计的所有高级代码转换（*合成）到门级电路。因此，以编程方式思考它并调用模拟硬件行为的函数是没有意义的。