用let构造替换`define“>

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[我试图避免使用`define预处理程序,而是开始使用“ let”,因为它是一种语言构造。

这是我的示例:

`定义MY_REGISTER_RANGE 15:0

逻辑[`MY_REGISTER_RANGE] my_array;

我如何用let构造做同样的事情?我的代码非常简单,但是假设我要包含定义宏MY_REGISTER_RANGE的文件(在另一个文件中)。

谢谢。

我试图避免使用`define预处理程序,而是开始使用“ let”,因为它是一种语言构造。这是我的示例:`define MY_REGISTER_RANGE 15:0 logic [`MY_REGISTER_RANGE] my_array;如何...

system-verilog preprocessor-directive
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