如何修复'端口乘法驱动'警告系统Verilog

Question

我有一个AXI UVC，它可以配置为Master或Slave，以及一个带3个时钟模块的接口（mst_cb，slv_cb，mon_cb）。我收到警告消息，告诉我端口是多次驱动的。你如何修复这些警告信息？

我不确定，但我认为问题在于端口具有不同的方向，具体取决于所使用的时钟块（即AWREADY是Master的输入和Slave的输出）。

interface axi_if();
  logic aclk;
  logic awready;

  clocking mst_cb @(posedge aclk);
     input awready;
  endclocking

  clocking slv_cb @(posedge aclk);
    ouput awready;
  endclocking

endinterface

我试图暂时删除Slave时钟块并且警告消息消失了。但是，当UVC配置为从属时，我需要Slave时钟模块。

Answer 1

这很可能是因为有人连续分配到aready。将声明更改为电线。