如何为字符串变量创建宏

Question

如何在系统verilog中使用变量作为宏定义： 示例：

string string_var = "Hello"
define STRING_VAR_MACRO string_var

我想让

STRING_VAR_MACRO

成为

Hello

而不是

string_var

。还有其他方法可以实现这一目标吗？为了我的项目的目的，我不想做

define STRING_VAR_MACRO Hello

或者另一个选项是我希望

string_var

变量可以通过所有文件/模块全局访问

Answer 1

使任何变量全局可访问的方法是将其放入包中并显式引用它或导入包

package gbls;
  string string_var = "Hello"
endpackage
module my_module;
  initial $display(gbls::string_var);
endmodule