是否可以在系统verilog中禁用向上名称引用？例如，如果在源代码中使用它，则会引发 lint 错误或编译警告/错误？
背景：使用向上名称引用（如 IEEE 1800-2017 SystemVerilog LRM 中的 23.8 向上名称引用 所定义）会导致模块非常依赖于其实例化的分层位置。因此我想在我们的代码库。
只要有适量的资源，软件一切皆有可能。但目前的SystemVerilog LRM不具备这样的功能。一个不错的 lint 工具可以实现这样的检查。但是...
任何分层引用都可能是向上引用，如果没有充分阐述设计，您将无法检测到。另外，顶级模块实际上是向上引用，因此您需要一个例外