这个VHDL代码是否会导致分配冲突？

Question

在VHDL和其他硬件语言中，我的理解是，一个过程中真正逻辑的所有条件同时发生。我有一个std_logic FLAG变量，在我看来有冲突。我在出版物中看到了这段代码，我不明白。看起来FLAG变量可以分配两个值。这是不好的代码还是我错过了什么？ （进程有一些输入触发但没有CLK。）变量名被更改以保护无辜者。

... 

process(op_state, ...)
begin
    FLAG <= '0';

    case op_state is
        when STATE_SLEEP =>
            FLAG <= '1';

    when    some other cases not containing FLAG

    end case;
end process;

Answer 1

我将假设两个作业都在同一个过程中。

允许编码风格。如果一个过程中有多个赋值，则最后一个从前一个“获胜”。这甚至是矢量的一部分。

我经常使用它来设置默认值：

  -- Default set all read bits to zero 
  axil_rdata<= (others => '0');

  case (radrs) is                                     
  when X"00" => axil_rdata( 7 downto 0) <= control;   
  when X"04" => axil_rdata(15 downto 0) <= status;
  when X"08" => axil_rdata              <= counter;
  ... 

因此，axil_rdata的所有位首先设置为零。然后为一些位分配一个新值。