有没有办法在Chisel3中警告错误的时钟域交叉？

Question

当我从Chisel wiki读取时，可以在单个模块中声明多个时钟域。

但是如果我们需要通过两个不同的时钟域读/写信号，那么管理亚稳态非常重要（使用双d锁存器，异步FIFO，......）。

如果我们不管理它，那就是设计错误。有没有办法要求凿子在设计中检查错误的时钟域交叉？

Answer 1

现在不行。这是一个必要的，但尚未实现的功能。