SystemVerilog 未连接端口

Question

我想知道这两种连接之间是否有任何区别，我知道第一种情况可以接受默认值，但我的问题是从网表的角度来看的：

1. 未连接的端口

module test(input clk);
endmodule

module top();
    test i_test();
endmodule

2-故意断开连接

module test(input clk);
endmodule

module top();
    test i_test(.clk());
endmodule

谢谢你

Answer 1

帖子中的两个 Verilog 代码片段没有区别。 它们都将生成相同的综合后网表，因为模块

test

是空的，并且它是模块“top”中唯一的东西。两种设计都会生成空网表。