Verilog：使用！的应用vs〜在循环条件下

Question

第一篇文章，在这里的任何地方都找不到（希望如此！）。>

[我一直注意到，在if语句的条件下，各种资源（课程笔记与在线资源）倾向于使用逻辑运算符！或归约运算符〜。

例如，将其与低电平有效复位一起使用：

如果（！重置）

// reset语句等

或

如果（〜重置）

// reset语句等

[我相信他们基本上都给出了相同的模拟结果，这要归功于知道复位应该/应该是1或0的1位二进制输入。我知道如果条件是多位值，这可能会改变。

选择一个而不是另一个会有任何应用程序好处吗？有人可以提供任何示例吗？综合方面会发生什么变化？模拟？预先感谢！

[第一篇文章，在这里的任何地方都找不到（希望如此！）。我一直注意到各种资源（课程笔记与在线资源）倾向于使用逻辑运算符！或...

Answer 1

对于单个信号，例如您的复位，是的，它们在仿真和综合中应该给出相同的结果。任何不可能

Answer 2

此问题的答案可能会有一些明显的偏见，但我希望您放入if(expression)中的表达式将被评估为1位正确或错误的结果。因此，!result更能代表您的意图。