如何使用Verilog从100Mhz时钟生成400MHz和500MHz时钟？

Question

对于400 MHz：

realtime delay =1.25;
always begin
#delay clk=0;
#delay clk=1;

这不起作用。

Answer 1

这里是生成3个时钟的一种方法，其中100MHz时钟与其他两个时钟同步：

`timescale 1ns/10ps

module tb;

reg clk1, clk2, clk3;

initial begin : clk_100MHz
    clk1 = 0;
    forever begin
        #5 clk1 <= ~clk1;
    end
end

initial begin : clk_500MHz
    clk2 = 0;
    forever begin
        #1 clk2 <= ~clk2;
    end
end

initial begin : clk_400MHz
    clk3 = 0;
    forever begin
        #1.25 clk3 <= ~clk3;
    end
end

endmodule