我有一个使用40-60 MHz时钟域的FPGA。我的输出将是该时钟域的慢倍数。
因此，如果我有40 MHz振荡器，则输出接口将为5 MHz。
我曾打算使用时钟分频2并将信号发送到输入，但是我不喜欢这种设计，因为我了解了如何通过时钟缓冲器发送信号，而我可能还不够用资源和其他人表示，这可能会导致违反保全规定。 （https://www.thecodingforums.com/threads/pulse-stretching.377607/）
我的第二个想法是使用一个计数器，该计数器计算保持DFF的Q输出并对源逻辑施加反压力所需的时间。
我目前没有代码。我仍然从概念上考虑它。
最初的计划是使用几个时钟除以2块串联以获得所需的输出。
对于看似5 MHz时钟域但由40 MHz时钟系统生成的信号，这种类型的时钟域交叉的术语是什么？
还有其他选择吗？
谢谢
这是一个同步CDC，并且计数器方法属于基于FSM的时钟分频器的类别。