如何在 Verilator 中仅编译更改的文件？

Question

我使用 Verilator 来编译和模拟我的设计。整个编译和模拟需要很长时间。由于我正在测试一项功能，因此每次我只更改设计中的一个模块。我想知道是否有办法每次只编译更改的文件而不是整个设计。

例如如果我的层次是这样的

      TOP
      / \
     A   B
    / \
  a1  a2

我只改变a2。所以我希望Verilator只再次编译a2而不是整个设计。

Answer 1

您正在寻找的称为增量综合。 Verilator 支持增量编译，允许仅重新编译更改的文件而不是整个设计。